Kohonen神经网络在时延驱动布局中的应用

本文提出一个基于Kohonen自组织神经网络的以关键路径时延最小为优化目标的时延驱动布局算法。算法的关键是建立面向线网的样本矢量。与面向单元的样本矢量相比,面向线网的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息。实验结果表明,这是一种有效的方法。     

ohonen神经网络在时延驱动布局听应用

本文提出一个基于Ｋｏｈｏｎｅｎ自组织神经网络的以关键路径时延最小为优化目标的时延我动布局算法，算法的关键是建立面向线网的样本矢量，与面向单元的样本矢量相比，面向一网的样本矢量不仅可以直接处理多端线网，而且地延信息，实验结果表明，审一种有效的方法。     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.     

一种基于敏感度的时延驱动快速布局算法

 本文提出了一种基于敏感度的时延驱动的快速布局算法.该算法在解方程和单元扩散这两个阶段同时优化关键线网时延.其中基于敏感度的线网权重模型用于解方程阶段,基于关键路径的启发式单元优化算法用于单元扩散阶段.静态时延分析工具Astro分析结果表明:与FastPlace相比,最小负松弛量(worst negative slack)平均提高了25.82%,负松弛量总和(total negative slack)平均提高了20.53%,同时总线长仅平均增加3.14%且运行时间没有明显增加.     

集成电路的连线时延及其在版图设计中的估算

连线时延是新一代集成电路设计的重要课题之一．本文提出一种新的连线时延近似估算法．这种方法基于线网的RC树结构，采用Elmore时延原理，给出了线网在米布线情况下时延的下界估计．它计算简单，精确度好，对时延驱动的版图优化设计具有重要的理论意义和实用价值．     

优化时延与拥挤度的增量式布局算法

提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10 % .     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

优化时延与拥挤度的增量式布局算法

提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10%.     

基于核心生长-力矢量算法的门阵列布局

结合核心生长和力矢量算法的思想,构成核心生长-力矢量(CGFD)算法来实现门阵列模式布局.其中,先利用核心生长将核心单元安置在布局的中心位置,再分别以核心单元为中心,在它们周围放置与之联系紧密的次核心单元,依次类推以减少连线长度;同时运用力矢量法,计算单元之间的拉力,使所受合力最小,从而较大地改善布局结果.实验表明,此算法可行,且对于门阵列布局问题性能优越.     

时延驱动的VLSI版图规划算法

本文提出了时延驱动布图规划的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运算非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延。结果表明，这是一种有效的优化版图时延的方法。     

一个以时延优化为目标的力指向Steiner树算法

本文提出了一种用于总体布线的以时延优化为目标的力指向Ｓｔｅｉｎｅｒ树算法．它在构造Ｓｔｅｉｎｅｒ树时同时考虑使线网总长和从源点到漏点的路径长度最小，以期得到时延最小的Ｓｔｅｉｎｅｒ树．文中首先给出多端线网连线延迟模型，并导出其上界．基于这个时延模型，提出了力指向Ｓｔｅｉｎｅｒ树算法．算法已用Ｃ语言在Ｓｕｎ工作站上实现，并用于以性能优化为目标的总体布线中．实验表明，算法十分有效．     

微电子学、集成电路

TN4 2004050515优化时延与拥挤度的增t式布局算法/李卓远,吴为民,洪先龙(清华大学)”半导体学报一2 004,25(2)一158一164提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10%图3表3参15(木)的散射参数解析表达式,给出了…     

功耗和时延双重驱动的VLSI布局算法

针对超大规模的门阵列和标准单元电路，本文提出一种功耗和时延双重驱动的ＶＬＳＩ布局算法．以往发表的布局算法中，很少能够同时处理功耗和时延的双重约束．在以往的时延驱动布局算法中，仅有一个算法［３］能够处理超大规模的电路；该算法尚存在以下问题：１）其基本思想只能处理组合电路；２）延迟模型过于简单，因而不适合深亚微米工艺；３）该算法不是基于全路径的．我们的算法克服了这些问题，能够精确地控制最长路径延迟，同时保证优秀的布局质量和功耗的均匀分布．而且，对于超大规模的电路，我们的算法是同类算法中最快的．     

一种减小关键路径延迟的回路布线法

传统的性能驱动布线算法受限于树形或固定的布线拓扑结构．本文提出一种回路性能优化布线算法，针对树形线网布线，通过在已存在的布线树上加入回路来减小所选择关键路径的延迟时间或线网的最大延迟．我们将互连线树归结为分布传输线网络并采用Ｅｌｍｏｒｅ延迟计算方法．本文证明，通过选择适当的ＲＣ，在连接节点与关键节点之间加入连线可达到减小所选择线网中关键路径延迟或线网最大延迟的目的．实验结果表明，我们的方法有效且可以集成在现有ＣＡＤ性能优化布线系统中．本文同时给出了所加入线段长度的计算方法．     

混合模式下详细布局算法的时延优化策略

在集成电路物理设计中,布局是提升电路时延性能的关键阶段。对混合单元模式的详细布局采取二段式的时延优化策略,以此提高布局质量。在合法化阶段,代价函数中采用增加时延权重因子的方法来调整单元的移动策略,使单元分布更有利于时延。在优化阶段,对关键路径上单元的位置进行评价,试探性地对这些单元进行位置微调,在减少关键路径时延的同时避免对布局产生大的扰动,进一步优化了时延。实验结果表明,二段式时延优化策略能够在线长代价较小的情况下有效地提升电路性能。     

一种新的基于单元扩大的拥挤度驱动的布局算法

描述了一种新的基于单元扩大的拥挤度驱动的布局算法．这个方法用概率估计模型和星型模型来评价线网的走线．使用全局优化和划分交替的算法来进行总体布局．提出了单元的虚拟面积的概念,单元的虚拟面积不仅体现了单元的面积,而且指出了对布线资源的需求．单元的虚拟面积可以由单元的扩大策略来得到．把单元的虚拟面积用到划分过程中,从而减小拥挤度．并且使用了单元移动的策略来进一步减小走线的拥挤．用来自美国公司的一些例子测试了这个算法,结果显示布局的结果在可布性方面有了很大的提高．     

任意元胞Timing Driven初始布局算法研究及其实现

本文着重研究了在初始布局阶段考虑系统时延特性的任意元胞的初始布局算法。提出了一种新的线网加权算法,开发了自上而下的加权min-cut算法和自下而上的定位算法。这三个算法有机地结合成一个完整的任意元胞Timing Driven初始布局算法。     

基于线网类型分析的过点分配算法

过点分配是布线过程中位于总体布线和详细布线之间的一个步骤，它用于在详细布线之前确定线网在总体布线单元边界上的物理位置．本文提出一种新的过点分配的启发式算法，它基于总体布线后的线网类型的分析，考虑了总体布线单元中障碍对过点分配的影响，把整个布线区域的过点分配问题转化成一系列的单列（行）总体布线单元边界的过点分配问题，然后利用经典的线性分配方法进行过点的分配．     

基于麦克风阵列的相容时延矢量声源定位方法

时延估计是常用的声源定位方法,传统的算法将定位分为两个步骤,即先估计麦克风阵列中每一对基元的接收信号时延,然后根据这些时延用几何的方法确定声源的位置。在低信噪比下,一对麦克风的时延估计误差较大,导致定位误差较大。相容时延矢量估计算法将两步合为一步,没有逐对估计时延,而是构造一个目标函数,通过搜索得到声源的位置。仿真结果表明,在低信噪比下,只需要较短的数据,该算法仍可得到较高的定位精度。     

一种可重构算子阵列结构的功耗评估方法

介绍了一种面向新型FPGA结构—可重构算子阵列的功耗评估方法。分析了可重构算子阵列结构的功耗构成,同现有的功耗评估方法进行对比,提出基于最大功耗的评估策略。可重构算子和互连单元采用自动测试矢量生成(ATPG)方法计算最大功耗,互连线段的功耗则通过RC等效模型得到。将所有被使用的资源功耗相加,得到该设计所对应的最大功耗值,作为结构探索和在实际应用中阵列规模选取、布局布线优化的指导。