数字逻辑功能提取器

介绍一种数字逻辑功能提取工具ＤＬＦＥ。该工具能帮助用户从平面化的底层逻辑网表中提取出一套功能明确、易于理解和验证的层次化产；在提取的过程中也实现了对电路的功能分析。它采用人机结合的方法，由用户识别功能块，由软件实时生成网表中用户选择 那部分电路的电路图，帮助用户识别功能块；并在网表 与用户识别出的功能块同构的实便，通过归并，把电路提高到同的层次。整个过程是自下而上，不断迭代的，最后将得到层次化的电     

用一个初始状态生成伪穷尽测试集

本文给出了一种适合于级敏扫描方法（ＬＳＳＤ）的伪穷尽测试集生成方法。通过测试码生成电路中增加状态跳变控制电路，使得只需要一个初始状态就可生成整个伪穷尽测试集。由于这个特点，消除了必须在ＲＯＭ中存储多个初始状态的要求，从而简化了测试控制电路及测试过程。     

用于模拟电路行为级建模的自动压扩子波方法

提出了一种新的自动压扩方法,适用于基于子波配置方法的模拟电路行为级建模.该压扩方法采用的压扩函数根据模块输入-输出函数的奇异性自动生成,因而这一方法具有通用性,可应用于任意输入-输出函数的电路模块的建模.与已有的建模方法相比,该方法能有效地降低模拟误差并减少使用基函数的个数.     

基于对可编程逻辑块建模的FPGA通用装箱算法

装箱是FPGA工艺映射中的最后一步流程。该文提出了一种全新的对FPGA可编程逻辑块进行功能级建模的方法，并给出了基于此建模的通用性装箱算法FDUPack。实验中应用该建模方法对几种不同类型的FPGA的逻辑块进行建模，并使用装箱算法将大量的测试电路装箱到这些不同的逻辑块中，经过与已有的针对某一特定结构的装箱算法比较，该算法体现了很好的通用性。     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

适用于数据通路的可编程逻辑器件FDP100K软件系统

本软件系统是适用于第一款国产可编程逻辑器件FDP100K(FDP:FPGA for Data-Path)的实用软件开发系统.该软件系统中的各模块针对FDP100K硬件结构提出新的实现算法,尤其是后端的工艺映射和布局布线两个模块.经过完整软硬件协同测试表明:该软件系统各模块功能正确,与总控模块接口正确,与硬件对应接口正确,能高效正确地实现数据通路领域电路和其他类型电路的功能.     

基于布通率的FPGA装箱算法

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%. 算法的时间复杂度仍然是线性的.     

适用于IP设计的16位可扩展定点DSP

介绍了一种称为ＷＤＳＰ的１６位定点ＤＳＰ,它具有一条指令完成一向量操作及ＤＭＡ数据传输与数据运算并行操作的特点。该ＤＳＰ的结构和指令集设计规则,使其可根据不同的应用,通过增减功能模块及相应的指令来定制ＤＳＰ。     

使用变比例到定比例的方法优化CMOS串联缓冲器链的设计

本文提出了一种新的变比例到定比例(variable to fixed,VF)的CMOS串联缓冲器链的设计方法.这种VF的设计方法考虑了一个由倒相器组成的缓冲器链的初始输入波形斜率对其每一级时延的影响.同时,计算了倒相器的前馈电容对时延的影响.并着重研究了以上因素所导致的缓冲器链前几级的特殊性质,并据此提出了一个考虑初始波形的全局的倒相器链的优化方法.对每个倒相器的输出响应,我们提出了一组解析表达式.理论推导和SPICE的模拟证明,我们的VF设计方法是一个针对时延的最优解,面积相应较小.实验数据显示:与传统的常比例方法相比,可以节省6~10%的时延和30~70%的面积.     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能