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| 带时延约束的FPGA布线算法 | |
| 引用本文： | 周锋,童家榕,唐璞山.带时延约束的FPGA布线算法[J].半导体学报,1999,20(9):831-836. |
| 作者姓名： | 周锋 童家榕 唐璞山 |
| 作者单位： | 复旦大学电子工程系CAD研究室!上海200433 |
| 摘 要： | 基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大，连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能，不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法，以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束，更好地利用布线资源，对其它无时延约束的线网也可进行时延优化，提高整个芯片的性能 |
| 关 键 词： | FPGA 时延约束 布线算法 集成电路 |
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