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一个以时延优化为目标的力指向Steiner树算法 总被引:5,自引:1,他引:4
本文提出了一种用于总体布线的以时延优化为目标的力指向Steiner树算法.它在构造Steiner树时同时考虑使线网总长和从源点到漏点的路径长度最小,以期得到时延最小的Steiner树.文中首先给出多端线网连线延迟模型,并导出其上界.基于这个时延模型,提出了力指向Steiner树算法.算法已用C语言在Sun工作站上实现,并用于以性能优化为目标的总体布线中.实验表明,算法十分有效. 相似文献
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把RLC模型的互连线网存储于一种树形链表结构,通过此种树形链表遍历RLC线网树的各节点,实现指定两点间的时延计算。把此种运算运用于一种新的总体布线算法中,进行布线算法的研究和实现。 相似文献
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SERR:基于模拟进化技术的性能驱动总体布线算法 总被引:1,自引:0,他引:1
本文结合BBL布图模式,以提高整个芯片的时间性能为目标,提出了关于总体布线的基于模拟进化(SE)技术的拆线与重布线算法(简称为SERR算法).SERR算法对传统的顺序布线算法进行了改进,运用概率准则选择线网进行拆除与重布,具有绕开局部优化点、得到全局优化解的能力.实验证明,SERR算法能够较好地达到优化整个芯片的连线延时性能的目标 相似文献
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本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差,并使线网总线长得到了最小化。其关键在于:1在旋转定位的基础上,采用平衡合并的原则构造时钟树拓扑结构,并在合并过程中,保证点与弧之间的连续优化。2根据拓扑表,确定详细布线时的连线走向,从而对总线长作出了进一步的优化。实验结果表明,我们的算法是有效的,能够较好地用一大规模集成电路的时钟线网的布线。 相似文献
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集成电路的连线时延及其在版图设计中的估算 总被引:2,自引:0,他引:2
连线时延是新一代集成电路设计的重要课题之一.本文提出一种新的连线时延近似估算法.这种方法基于线网的RC树结构,采用Elmore时延原理,给出了线网在米布线情况下时延的下界估计.它计算简单,精确度好,对时延驱动的版图优化设计具有重要的理论意义和实用价值. 相似文献
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唐茂林 《微电子学与计算机》1994,11(4):5-8
在VLSI布线设计中,线网的分布情况直接影响到VLSI芯片的电学性能、可靠性和制造成本。但是,由于通道区布线问题的计算复杂性很高^[1],布线过程中往往没有考虑到线网的分布问题,因此,布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题,并给出了相应的算法。 相似文献
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唐茂林 《微电子学与计算机》1994,(4)
在VLSI布线设计中,线网的分布情况直接影响到VLSI芯片的电学性能、可靠性和制造成本。但是,由于通道区布线问题的计算复杂性很高 ̄[1],布线过程中往往没有考虑到线网的分布问题,因此,布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题,并给出了相应的算法。 相似文献
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基于精确时延模型考虑缓冲器插入的互连线优化算法 总被引:2,自引:0,他引:2
随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费. 相似文献
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本文提出了一个新的Over-The-Cell通道布线算法.我们将有线问题分为两个阶段:1)单元区布线,2)通道区布线.单元区布线的目标是最大可能地减小通道密度,而不同于以在算法总企图在单元区嵌入最多的线网.文中提出了最大密度段的概念,单元区布线优先选取覆盖最大密度段的线网,这更有利于降低通道密度.布线结果只需利用较少的单元区走线道,便可有效地降低通道密度,因而增强了算法的实用性.本文提出的算法已在SUN4/110工作站上用C语言编程实现,运行结果优于国内外已发表算法的结果. 相似文献
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对数跳跃加法器的算法及结构设计 总被引:5,自引:0,他引:5
本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW. 相似文献
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优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096Vdd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势. 相似文献
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VLSI互联线的延时优化研究 总被引:3,自引:2,他引:1
首先对互连线模型进行了分析,介绍了插入缓冲器来减小长线延时的方法,然后通过具体计算分析了缓冲器插入的位置、数量,以及尺寸对连线延迟的影响,得出了理论上最理想的优化方案,并给出了结合实际物理设计的优化方案和算法.最后,对一条长互联线的延迟进行了仿真计算,结果证明所给出的算法可有效地减小延时. 相似文献
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设计规则驱动的多层布线算法 总被引:1,自引:1,他引:0
竺红卫 《微电子学与计算机》2005,22(10):30-33
迷宫算法是集成电路两端线网优化布线问题的经典算法。多层布线受复杂版图设计规则约束.简单直接应用迷宫布线算法,或者无法获得优化的结果,或者无法满足设计规则。文章分析了迷宫算法特性与局限.提出基于群组图的多层迷宫算法,圆满地解决了上述问题。 相似文献
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随着现场可编程门阵列(FPGA)器件尺寸不断增大,计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段,一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序,再将排序后的线网均匀分配到各个线程中,最后并发执行所有的线程。在布线质量没有受到显著影响的前提下,即线长增加2.58%,关键路径延时增加1.78%的情况下,相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。 相似文献
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选择分模块的数据通道作为高层次综合的目标结构,完整地定义了同时实现算子调度和数据流图划分的高层次综合算法,并提出一种有效的启发式求解方法.与传统的结构相比,由于在关键路径中消除了全局连线的延时,分模块的结构可以有效地减小时钟周期、优化电路性能.实验结果验证了该方法的有效性. 相似文献