一个以时延优化为目标的力指向Steiner树算法

本文提出了一种用于总体布线的以时延优化为目标的力指向Ｓｔｅｉｎｅｒ树算法．它在构造Ｓｔｅｉｎｅｒ树时同时考虑使线网总长和从源点到漏点的路径长度最小，以期得到时延最小的Ｓｔｅｉｎｅｒ树．文中首先给出多端线网连线延迟模型，并导出其上界．基于这个时延模型，提出了力指向Ｓｔｅｉｎｅｒ树算法．算法已用Ｃ语言在Ｓｕｎ工作站上实现，并用于以性能优化为目标的总体布线中．实验表明，算法十分有效．     

用神经网络求解时延、功耗和连线三重驱动的布局问题

本文应用Ｋｏｈｏｎｅｎ自组织神经网络求解时延、功耗和连线三重驱动的门阵列布局问题．算法用自组织学习算法和分配算法确定关键单元的位置,用迭代改善的方法确定非关键单元的位置,从而获得关键线网最短、散热大的单元离得尽可能远并且单元连线总长尽可能短的布局．本文还介绍了面向线网和功耗的样本矢量的概念,与面向单元的样本矢量相比,面向线网和功耗的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息和热信息．实验表明这是一种有效的方法     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术，从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小，尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

一种减小关键路径延迟的回路布线法

传统的性能驱动布线算法受限于树形或固定的布线拓扑结构．本文提出一种回路性能优化布线算法，针对树形线网布线，通过在已存在的布线树上加入回路来减小所选择关键路径的延迟时间或线网的最大延迟．我们将互连线树归结为分布传输线网络并采用Ｅｌｍｏｒｅ延迟计算方法．本文证明，通过选择适当的ＲＣ，在连接节点与关键节点之间加入连线可达到减小所选择线网中关键路径延迟或线网最大延迟的目的．实验结果表明，我们的方法有效且可以集成在现有ＣＡＤ性能优化布线系统中．本文同时给出了所加入线段长度的计算方法．     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.     

RLC传输线的精确矩模型及其在互连线网时延估计中的应用

快速估计互连线网的信号传输特性是VLSI设计中的重要问题,矩匹配是目前的主要方法.本文给出了获得RLC传输线精确矩模型的一个简单方法,避免了以往方法复杂的推导.文中还提出了互连线时延估计的一个新方法,这一方法不仅可用于目前通常的二阶模型,还可对高阶模型进行估计.     

时延驱动的VLSI版图规划算法

本文提出了时延驱动布图规划的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运算非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延。结果表明，这是一种有效的优化版图时延的方法。     

基于Sakurai模型的时延驱动Steiner树算法

时延驱动的Ｓｔｅｉｎｅｒ树构造算法是时延驱动总体布线的基础．本文首先简介了求解最佳Ｓｔｅｉｎｅｒ树的Ｄｒｅｙｆｕｓ－Ｗａｇｎｅｒ算法．随后通过引入Ｓａｋｕｒａｉ时延模型,提出了直接基于Ｓａｋｕｒａｉ模型的提高线网时延性能的时延驱动ＤＷ算法．当集成电路工艺的特征宽度较小时,该算法求得的Ｓｔｅｉｎｅｒ树中关键点的时延值,明显小于ＩＤＷ和ＣＦＤ算法的结果．     

Kohonen神经网络在时延驱动布局中的应用

本文提出一个基于Kohonen自组织神经网络的以关键路径时延最小为优化目标的时延驱动布局算法。算法的关键是建立面向线网的样本矢量。与面向单元的样本矢量相比,面向线网的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息。实验结果表明,这是一种有效的方法。     

ohonen神经网络在时延驱动布局听应用

本文提出一个基于Ｋｏｈｏｎｅｎ自组织神经网络的以关键路径时延最小为优化目标的时延我动布局算法，算法的关键是建立面向线网的样本矢量，与面向单元的样本矢量相比，面向一网的样本矢量不仅可以直接处理多端线网，而且地延信息，实验结果表明，审一种有效的方法。     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的.     

分形在布局中线长估计的研究

布局问题的目标都是与连线长度有关,且考虑时延优化也与线长有关。由于布局阶段并没有完成最终布线,若希望在无几何走线的情况下判断一个布局的好坏,就要有简单且又有一定精度的线网长度估计方法来估算线长。文中介绍了几种常规的线长估计方法,然后提出了一种将分形引入线长估计的新方法。     

互连线网时延估算的一种有效算法

本文提出一种基于传递函数递推和系数匹配的互连线网时延估算法,该算法用二极点模型逼近互连线网的传递函数,仅通过计算某一频率点上的传递函数,就可利用导出的解析公式或拟合的经验公式进行快速时延估算,不必进行复杂的分量计算,算例表明,对于各个门限值,其计算结果均与ｓｐｉｃｅ计算的时延值发接近,计算量也比通常基于高阶分量计算的算法大为减少,在计算效率和模拟精度两方面得到较好折衷,对于互连线网时延估算具有实用     

一个同时考虑时延约束和拥挤度优化的总体布线新方法

文章介绍了一个可以同时考虑时延约束和拥塞度优化的VLSI总体布线新方法。文章引入软边和滑动斯坦那点的概念，使布线的拓扑结构具有灵活性，使得总体布线在满足时延约束的情况下，可以有效缩减线网的拥塞度。     

性能驱动的多层布线有约束分层及其神经网络求解方法

介绍了性能驱动多层布线有约束分层的思想,给出了相应的形式化描述,提出了一种神经网络求解算法．算法以通孔最少为优化目标,以通孔能够连接任意两层之间的线段、不同线网的线段不能在同一层上相交和一线网的通孔不能在它所穿过的层上与其它线网相交为约束条件．算法通过换位矩阵把问题映射为神经网络,并建立了问题的能量函数,再用均场退火方程迭代求解．每条线段只能分配到一层上的约束用神经元归一化的方法处理．另外,算法不仅还能够考虑线网的时延关键性,以进一步减少系统时间延迟,而且还可以防止相互串扰的线网分在同一层上．     

一种集成电路超大规模线网快速分析算法

随着芯片集成度的提高和规模的增大，连线效应已成为影响电路性能的主要因素。对于分析、验证电路线网问题，直接利用常规线性方程组求解算法无法同时满足内存空间与运行时间上的限制。文章分析了Cholesky分解法的网络模型，提出了一种网络层次式矩降压缩方法，实现了快速线网分析和验证运算。     

一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。     

一种时延驱动的VLSI布局方法

时廷特性对于高性能的超大规模集成电路(VLSI)来讲是十分重要的。本文提出了一个新的时延驱动的布局方法。在初始布局中,我们提出了给线网加权的新方法,在迭代改善布局中提出了等位场的概念。实验结果表明:这是一种有效的时延驱动布局方法。