一个以时延优化为目标的力指向Steiner树算法

本文提出了一种用于总体布线的以时延优化为目标的力指向Ｓｔｅｉｎｅｒ树算法．它在构造Ｓｔｅｉｎｅｒ树时同时考虑使线网总长和从源点到漏点的路径长度最小，以期得到时延最小的Ｓｔｅｉｎｅｒ树．文中首先给出多端线网连线延迟模型，并导出其上界．基于这个时延模型，提出了力指向Ｓｔｅｉｎｅｒ树算法．算法已用Ｃ语言在Ｓｕｎ工作站上实现，并用于以性能优化为目标的总体布线中．实验表明，算法十分有效．     

基于性能的FPGA再设计过程中的工艺映射

提出了一个基于性能的ＬＵＴ结构的ＦＰＧＡ再设计过程中的工艺映射算法。采用该算法不改变网络的拓扑结构，而是用特征函数以及对原布尔网络进行相应的约束实现电路的再设计，从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。用于较大规模的电路有很好的实验结果。     

诊断FPGA连线资源单故障的最少编程步数

提出了一种诊断基于ＳＲＡＭ的ＦＰＧＡ的连线故障的方法,该方法通过六次编程可把任何ＦＰＧＡ连线资源的单故障定位到最佳精度,同时,证明了六次编程是定位ＦＰＧＡ连线资源单故障所需要的最少步数。     

PFA算法与RMA算法成像机理的比较

在ＳＰＯＴＬＩＧＨＴＳＡＲ的各种成像算法中,聚焦的准确性是影响ＳＡＲ成像质量的关键所在。在建立ＳＰＯＴＬＩＧＨＴＳＡＲ数据搜集及成像处理的数学模型基础上,比较了两种ＳＰＯＴＬＩＧＨＴＳＡＲ成像算法ＰＦＡ和ＲＭＡ的性能,并通过计算机仿真进行了分析和比较。     

逻辑模块——FPGA高利用率的关键

近年来，现场可编程门阵列（ＦＰＧＡ）的应用日益广泛。从众多的ＦＰＧＡ产品中选择最适合的应用器件，就要求电路设计者对各种芯片（ＦＰＧＡ）有足够多的了解，其中ＦＰＧＡ的内部结构是一项重要的参考指标。ＦＰＧＡ的内部结构主要由三种基本元素组成：１．逻辑模块，２．逻辑模块间的连线，３．开关元素。逻辑模块对于ＦＰＧＡ的集成度以及性能有重要的影响，集成度的高低又与逻辑单元的利用率有密切的关系，而结构合理的逻辑单元叮以提高逻辑单元的利用率，从而提高ＦＰＧＡ的利用率，同时减少逻辑延迟、提高产品的性能。各家公司的Ｆ…     

可编程ASIC编程优化问题

探讨了对可编程器件ＦＰＧＡ、ＣＰＬＤ编程时的编程优化问题。主要阐述了ＶＨＤＬ语言描述硬件逻辑时，不同描述方法对 ＡＳＩＣ逻辑综合结果的不同影响；同时针对 ＣＰＬＤ和 ＦＰＧＡ二者在结构上的差别，给出可编程ＡＳＩＣ实现时的约束项的优化。     

基于逻辑查阅表和多路开关库的现场可编程门逻辑的延时优化

早先对ＦＰＧＡ的延迟优化工作主要集中在减少关键路径中各元胞块的级数，但缺少用以控制元胞块增另的有效方法。在ＦＰＧＡ的情况下，所使用的元胞块数量也会在很大程度上影响布线后的最终延迟，因为大多数延迟是由存在的可编程互连所引起的布线延迟。中讨论了两类ＦＰＧＡ即基于查阅表的ＦＰＧＡ和基于多路开关复用器的ＦＰＧＡ的延迟优化，提出了可用于逻辑优化阶段的一种新的延迟优化方法，可以解决元胞块级数的减少与元胞块数     

基于Sakurai模型的时延驱动Steiner树算法

时延驱动的Ｓｔｅｉｎｅｒ树构造算法是时延驱动总体布线的基础．本文首先简介了求解最佳Ｓｔｅｉｎｅｒ树的Ｄｒｅｙｆｕｓ－Ｗａｇｎｅｒ算法．随后通过引入Ｓａｋｕｒａｉ时延模型,提出了直接基于Ｓａｋｕｒａｉ模型的提高线网时延性能的时延驱动ＤＷ算法．当集成电路工艺的特征宽度较小时,该算法求得的Ｓｔｅｉｎｅｒ树中关键点的时延值,明显小于ＩＤＷ和ＣＦＤ算法的结果．     

一个图像系统数据通道电路的FPGA实现和验证

通过一个图像系统数据通道电路的ＦＰＧＡ实现和验证的实例介绍、介绍了用ＦＰＧＡ进行ＡＳＩＣ设计的一般过程，同时比较了ＦＰＧＡ设计方法和传统的ＡＳＩＣ设计方法之间的差别，并对ＦＰＧＡ设计过程中常见的逻辑综合，时延，划分，引出端分配和硬件模拟等问题进行了研究和讨论，提出了解决这些问题的基本方法。     

砷化镓ASIC电路实用库的研究

本文提出了一种以ＧａＡｓＭＥＳＦＥＴ双层金属布线工艺和ＳＤＦＬ电路形式为基础的ＧａＡｓ６００门门阵列基片的结构，阐述了实用ＧａＡｓ单元库的设计准则和方法，并以全加器为例说明了宏单元库的电路形式、几何结构、内部布线及输入输出的考虑．实用ＧａＡｓ门阵列设计系统已在ＣＯＭＰＡＣＡＤ工作站上建立，文中给出一个用该系统设计的应用实例．     

SERR:基于模拟进化技术的性能驱动总体布线算法

本文结合ＢＢＬ布图模式，以提高整个芯片的时间性能为目标，提出了关于总体布线的基于模拟进化（ＳＥ）技术的拆线与重布线算法（简称为ＳＥＲＲ算法）．ＳＥＲＲ算法对传统的顺序布线算法进行了改进，运用概率准则选择线网进行拆除与重布，具有绕开局部优化点、得到全局优化解的能力．实验证明，ＳＥＲＲ算法能够较好地达到优化整个芯片的连线延时性能的目标     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 ,满足时延约束     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法,算法采用高阶模型估计连线时延,用基于查表的非线性时延模型估计门延迟.在基于路径的时延分析基础上,提出了缓冲器插入的时延优化启发式算法.工业测试实例实验表明,该算法能够有效地优化电路时延,满足时延约束.     

一个实现FPGA硬线化的开发系统

ＳＭＰＧＡ是ＦＰＧＡ的一种硬线化设计，是ＦＰＧＡ的最佳低成本替代品。本文在简介ＳＭＰＧＡ基本原理的基础上介绍了一种实现ＦＰＧＡ向ＳＭＰＧＡ转换的开发系统，利用本系统可以迅速方便地完成由ＦＰＧＡ向ＳＭＰＧＡ的转换。     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.     

FPGA上的DSP

数字信号处理（ＤＳＰ）,如ＦＩＲ、ＩＩＲ、ＦＦＴ、ＩＦＦＴ,主要由ＭＡＣ（乘加）操作构成,而实现ＭＡＣ操作需要消耗大量的ＦＰＧＡ逻辑资源。通过在ＦＰＧＡ硅片上预先构造出大量的可编程的ＥＣＵ（嵌入式计算单元）、ＤＰＲＡＭ（双口随机存储器）,Ｑｕｉｃｋｌｏｇｉｃ公司提供一种可用于高速、并行、复杂ＤＳＰ算法的ＦＰＧＡ。算法和计算系数可装入ＤｐＲＡＭ,用以操作功能强大的ＥＣＵ,以实现单时钟周期计算。本文将根据此芯片的功能,讨论如何高效地实现并行复杂ＤＳＰ算法。背景从事图像处理。通信、海量储存技术的工程师…     

基于G.723算法的数字式录音机的研究

介绍了一款数字式录音机,其硬件系统的核心是数字信号处理器（ＤＳＰ）ＡＤＳＰ－２１８６和闪烁存储器ＦＬＡＳＨ ＭＥＭＯ ２８Ｆ３２０Ｊ５,使用的编码算法为国际电信联盟（ＩＴＵ）的Ｇ．７２３算法。     

Xilinx在免费WEB设计工具套件中增加FPGA支持

Ｘｉｌｉｎｘ日前宣布,其Ｗｅｂ　ＰＡＣＫＩＳＥＴＭ工具套件将完全支持全部ＳｐａｒｔａｎＦＰＧＡ系列产品以及３０万系统门的ＶｉｒｅｘＸＣＶ３００ＥＦＰＧＡ产品。这款原来只支持ＸｉｌｉｎｘＣＰＬＤ的可免费下载的软件,现在为用户提供了利用ＸｉｌｉｎｘＦＰＧＡ进行设计的零成本切入方案。 增加 ＦＰＧＡ支持后, ＷｅｂＰＡＣＫＩＳＥＴＭ支持密度从１５０００到２００００系统门的Ｓｐａｒｔａｎ ２．５Ｖ ＦＰＧＡ全系列产品。同时,该软件还具备ＳｅｌｅｃｔＲＡＭＴＭ存储器、片上延迟锁相环（ＤＬＬｓ）、以及Ｓｅｌｅｃ…     

可编程阵列把FPGA块和ASIC块集成在一起

ＳＰＧＡ（系统可编程门阵列）把ＦＰＧＡ块、ＳＲＡＭ块和门阵列块或标准单元块集成在一起，解决了系统集成的需要。统设计师经常混合使用门阵列和现场可编程门阵列，或基于标准单元的芯片和ＦＰＧＡ，以便最好地兼顾系统的高密度和灵活性。但是．ＦＰＧＡ工艺的改进已能做出１０万门的器件，这接近于系统的集成水平。这些高集成度器件不必配用较低集成度集成度的门阵列或基于标准单元的芯片．遗憾的是，高集成度ＦＰＧＡ占用很大的硅面积，芯片每边超过２０ｍｍ。而同等容量的门阵列芯片每边小于１０ｍｍ．ＦＰＧＡ如此之大的芯片面积使成…     

PECVDSiN及其在GaAsMESFET中的应用第Ⅱ部分：PECVDSiN的性质及其对GaAs器件性能的影响

ＰＥＣＶＤＳｉＮ及其在ＧａＡｓＭＥＳＦＥＴ中的应用第Ⅱ部分：ＰＥＣＶＤＳｉＮ的性质及其对ＧａＡｓ器件性能的影响罗海云（电子部第１３研究所，石家庄，０５００５１）ＰＥＣＶＤＳｉＮａｎｄＩｔｓＡｐｐｌｉｃａｔｉｏｎｉｎＧａＡｓＭＥＳＦＥＴＰａｒｔⅡ：Ｐｒ...