适于器件及电路分析的全耗尽短沟道LDD／LDSSOI MOSFET器件模型

本文系统描述了全耗尽短沟道ＬＤＤ／ＬＤＳＳＯＩＭＯＳＦＥＴ器件模型的电压电压特性。该模型扩展了我们原有的薄膜全耗尽ＳＯＩＭＯＳＦＥＴ模型，文中着重分析了器件进入饱和区后出现的沟道长度调制效应，及由于ＬＤＤ／ＬＤＳ区的存在对本征ＭＯＳ器件电流特性的影响。     

低压低功耗集成电路：SOI技术的新机遇

就热载流于效应、软失效、体效应及寄生电容等问题将薄膜全耗尽ＣＭＯＳ／ＳＯＩ器件与体硅ＣＭＯＳ器件的进行比较。并阐述薄膜全耗尽ＣＭＯＳ／ＳＯＩ技术是低压低功耗集成电路的理想技术。     

新的正向栅控二极管技术分离热载流子应力诱生SOI NMOSFET界面陷阱和界面电荷的研究

报道了用新的正向栅控二极管技术分离热载流子应力诱生的SOI-MOSFET界面陷阱和界面电荷的理论和实验研究.理论分析表明:由于正向栅控二极管界面态R-G电流峰的特征,该峰的幅度正比于热载流子应力诱生的界面陷阱的大小,而该峰的位置的移动正比于热载流子应力诱生的界面电荷密度. 实验结果表明:前沟道的热载流子应力在前栅界面不仅诱生相当数量的界面陷阱,同样产生出很大的界面电荷.对于逐渐上升的累积应力时间,抽取出来的诱生界面陷阱和界面电荷密度呈相近似的幂指数方式增加,指数分别为为0.7 和0.85.     

复合栅控二极管新技术提取热载流子诱生的NMOS/SOI器件界面陷阱的横向分布

提出了用复合栅控二极管新技术提取MOS/SOI器件界面陷阱沿沟道横向分布的原理,给出了具体的测试步骤和方法.在此基础上,对具有体接触的NMOS/SOI器件进行了具体的测试和分析,给出了不同的累积应力时间下的界面陷阱沿沟道方向的横向分布.结果表明:随累积应力时间的增加,不仅漏端边界的界面陷阱峰值上升,而且沿沟道方向,界面陷阱从漏端不断向源端增生.     

适于低压低功耗工作的SOI栅控混合管(GCHT)的实验研究

本文讨论了SOI栅控混合管（GCHT）的设计及制备．对这种器件的物理机制进行了实验验证，得到结论：GCHT漏端电流在栅压较高时趋向于双极电流，而不如文献[4]中报道是MOS电流．实验结果表明，这种混合管具有比纯MOSFET约高6．5倍，比纳BJT约高1．7倍的驱动能力，最高电流增益可达10000，最小亚阈摆幅可达66mV／dec，导通电压比纯BJT约低0．3V，比纯MOSFET约低0．7V由GCHT组成的反相器在Vdd=0.8V仍具有良好的直流传输特性．因此GCHT在低压低功耗应用领域中极具潜力，同时也将适于模拟电路方面的应用．     

薄膜全耗尽SOI短沟道MOSFET准二准电流模型

本文在分析薄膜全耗尽ＳＯＩ器件特殊物理效应的基础上，建立了可细致处理饱和区工作特性的准二维电流模型。该模型包括了场效应载流子迁移率，速度饱和以及短沟道效应等物理效应，可以描述薄膜全耗尽ＳＯＩ器件所特有的膜厚效应，正背栅耦合（背栅效应）等对器件件特性的影响。并且保证了电流，电导及其导数在饱和点的连续性。将模型模拟计算结果与二维器件数值模拟结果进行了对比，在整个工作区域（不考虑载流子碰撞离化的情况下）     

1微米自对准CoSi_2 SALICIDE MOS技术研究

针对微米与亚微米器件对自对准硅化物技术的要求,本文报道了沟道长度为1微米的自对准CoSi_2硅化物化MOSFET(SALICIDE)技术的实验结果.首先研究了CoSi_2薄膜形成动力学和膜性质,随后着重研究并讨论了与自对准CoSi_2技术有关的一些重要问题,包括各向异性刻蚀、选择腐蚀和栅侧壁氧化物上的桥接试验等,最后给出了 1μm沟道长度的自对准 CoSi_2 SALICIDE MOS晶体管的电学性能实验结果.     

低压应用中的SOI栅控混合管的设计考虑

本文采用数值模拟方法,在考虑短沟效应、开态电流、关态电流和开路电压增益等因素的基础上,首次给出ＧＣＨＴ低压工作下（０．８Ｖ）的设计容区图,清晰地反映了各效应对参数要求的矛盾折中,为器件设计提供了理论依据,也为合理开发深亚微米工艺指明了方向．本文采用的数据处理方法同时可用于针对成熟工艺线的实际器件与电路设计     

低压中和化CMOS差分低噪声放大器设计

以设计低电压LNA电路为目的,提出了一种采用关态MOSFET中和共源放大器输入级栅漏寄生电容Cgd的CMOS差分低噪声放大器结构.基于该技术,采用0.35μmCMOS工艺设计了一种工作在5.8GHz的低噪声放大器.结果表明,在考虑了各种寄生效应的情况下,该低噪声放大器可以在0.75V的电源电压下工作,其功耗仅为2.45mW.在5.8GHz工作频率下:该放大器的噪声系数为2.9dB,正向增益S21为5.8dB,反向隔离度S12为-30dB,S11为-13.5dB.