树的遍历在总体布线中的应用

把RLC模型的互连线网存储于一种树形链表结构,通过此种树形链表遍历RLC线网树的各节点,实现指定两点间的时延计算。把此种运算运用于一种新的总体布线算法中,进行布线算法的研究和实现。     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的.     

基于RLC模型的树形互连线时延估算

文章给出了基于RLC模型的树形互连线50％时延的估算公式。这里给出的算法精度较高(与SPICE仿真结果的误差在10％以内)，而且具有与Elmore时延相同的算法复杂度。该算法基于RLC模型，可以得到各种不同的阻尼响应，包括欠阻尼振荡，而Elmore时延只能反应呈单调变化的过阻尼响应。因此，该算法对阻尼响应的估算精度高于Elmore时延，而其相当的计算开销(算法复杂度)使它可以应用于Elmore时延使用的各个领域。     

集成电路的连线时延及其在版图设计中的估算

连线时延是新一代集成电路设计的重要课题之一．本文提出一种新的连线时延近似估算法．这种方法基于线网的RC树结构，采用Elmore时延原理，给出了线网在米布线情况下时延的下界估计．它计算简单，精确度好，对时延驱动的版图优化设计具有重要的理论意义和实用价值．     

微电子文摘

在物理设计过程中,进行精细布线前,希望对基于网线上接点界盒的互连延迟、每一长度的电容-电阻之水平垂直估算值限界,还希望根据限界盒内和限界盒上的接点之位置估算出接点-接点间的延迟。假定互连线将基于直线斯坦尼树(RST)进行布线,F.K.Chung和F.H.Hwang的研究工作(1979)被用来限界给出线网上限界盒的可能最大/最小RST(这适合于≤10个接点的线网或接点数为二次幂的大量接点的线网)。于是发现,对一个线网来说,Elmore延迟表达式包括两部份:即输出驱动电阻和总线网函数项以及线网拓朴学函数项(最终RC互连树的电阻特性)。这样,便推导出RC互连延迟的界限。利用内部线网接点位置及其知识,就把接点与RC树的输出和     

基于亚采样点级别的TDOA时延估计

针对无源时延定位技术中时延的估算受系统采样率影响较大的问题,提出一种基于亚采样点的时延估计算法,在采样点最小单位的基础上,利用2个基准监测站信号点的几何特征计算时延。在Matlab仿真程序中,模拟1个信号辐射源和2个基准监测站,以2个监测站信号及其瞬时相位作为算法输入部分,对比二者时延估计的精度,证明算法的有效性。试验结果表明,基于亚采样点的时延估计算法计算精度与信号点数及采样周期有关,且在相同采样率下,该算法估计的时延精度高于采样点级别的时延估计方法。     

CMOS缓冲器的时延估算模型

随着集成电路生产工艺的进展，互连线在集成电路设计中的影响越来越大。为了减小互连线的影响，通常在芯片互连中插入缓冲器，但这样做会增加时延。因此，为了精确地对系统进行时延估计，必须对缓冲器的时延进行估算。基于Sakurai的器件模型，提出了一种新的缓冲器时延估算模型。     

复杂环境下基于时延估计的声源定位技术研究简

为了改善在复杂环境下声源定位算法的性能,提出了一种新的时延估计（TDE）方法,即基于传递函数比的统计模型方法（ATFR-SM）。该方法采用统计模型去除噪声对传递函数（ATF）的影响,在计算传递函数时对功率谱密度（PSD）进行平滑和“白化”,以去除混响对传递函数的影响。同时,算法中引入话音激活检测（VAD）去除对求取传递函数无用的噪声段,以提高时延估计的准确性。此外,将所提时延估计方法与线性定位法相结合,构成一套完整的声源定位方法。实验结果表明,在复杂环境下,时延估计方法具有更低的异常点百分比（PAP）和均方根误差（RMSE）,且明显优于传统的参考算法,同时声源定位方法具有更高的定位精度。     

分布RLC树形互连线的时延估算稳定模型

基于分布RLC互连线模型,提出一种保证结果稳定的树形互连线的时延估算模型.此模型针对树形互连线,提出"等效ABCD矩阵"的概念,在此基础上通过二阶矩匹配估算树形互连线时域响应,并通过曲线拟合给出了解析形式的50%时延估算公式.新模型保证结果的稳定性,并且大大快于传统的仿真方法.实验表明,新模型与电路仿真软件HSPICE仿真结果相比较误差小于15%.     

Kohonen神经网络在时延驱动布局中的应用

本文提出一个基于Kohonen自组织神经网络的以关键路径时延最小为优化目标的时延驱动布局算法。算法的关键是建立面向线网的样本矢量。与面向单元的样本矢量相比,面向线网的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息。实验结果表明,这是一种有效的方法。     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.     

用改进激活集合法优化VLSI互连线

本文介绍离散线宽的单根互连线时延优化的一种算法：改进激活集合法(MASM)。基于Elmore时延模型，单根互连线的优化问题能被表述为凸二次规划，能在多项式时间里求解，得到最优结果。它是一种非常高效的算法．计算结果证明了此算法的有效性。     

Padé逼近法解决片内互连线间的串扰

主要介绍Padé逼近法,利用快速分量计算方法得到的串扰频域响应作Padé逼近,通过求解Padé逼近式的极点和留数,建立耦合RC互连线网串扰的单极点、二极点和三极点模型.用SPICE仿真比较来验证建立的Padé逼近串扰模型.     

串扰噪声约束下的过点分配算法

提出了一种在过点分配阶段解决噪声耦合效应问题的算法.该算法采用优先队列同拆线重布策略相结合的方法,控制由互连线耦合电容引起的串扰噪声.算法中,首先按照线长和约束限制,将线网划分到若干个优先队列中.然后,将每个优先队列的过点分配问题转换为线性分配问题.在完成一个线网队列的分配后,通过过点分配后处理过程检查串扰约束满足情况,对违反约束的线网对进行拆除,放入后续线网队列进行重新分配.实验数据表明,该算法能够取得好的效果     

串扰噪声约束下的过点分配算法

提出了一种在过点分配阶段解决噪声耦合效应问题的算法.该算法采用优先队列同拆线重布策略相结合的方法,控制由互连线耦合电容引起的串扰噪声.算法中,首先按照线长和约束限制,将线网划分到若干个优先队列中.然后,将每个优先队列的过点分配问题转换为线性分配问题.在完成一个线网队列的分配后,通过过点分配后处理过程检查串扰约束满足情况,对违反约束的线网对进行拆除,放入后续线网队列进行重新分配.实验数据表明,该算法能够取得好的效果.     

三维集成电路的性能计算

基于2003 ITRS、热阻经验公式、Elmore时延模型和三维集成电路互连模型,本文估算分析单栅SOI-CMOS三维集成电路的热阻θ,简介分析功耗延迟积PDP的计算结果,估算分析阈值电压的工艺容差6 б.应用VC 链接Matlab,计算研究发现:主要源于垂直互连的贡献,针对90nm-45nm技术代,选取器件层m为4-8时,存在负载为N门m层的单栅SOI-CMOS与非门三维电路的热阻梯度和功耗延迟积各自的最优值.随着技术一代一代地发展,芯片热阻和阈值电压的工艺容差成为极大的工艺挑战.     

一种基于敏感度的时延驱动快速布局算法

 本文提出了一种基于敏感度的时延驱动的快速布局算法.该算法在解方程和单元扩散这两个阶段同时优化关键线网时延.其中基于敏感度的线网权重模型用于解方程阶段,基于关键路径的启发式单元优化算法用于单元扩散阶段.静态时延分析工具Astro分析结果表明:与FastPlace相比,最小负松弛量(worst negative slack)平均提高了25.82%,负松弛量总和(total negative slack)平均提高了20.53%,同时总线长仅平均增加3.14%且运行时间没有明显增加.     

ohonen神经网络在时延驱动布局听应用

本文提出一个基于Ｋｏｈｏｎｅｎ自组织神经网络的以关键路径时延最小为优化目标的时延我动布局算法，算法的关键是建立面向线网的样本矢量，与面向单元的样本矢量相比，面向一网的样本矢量不仅可以直接处理多端线网，而且地延信息，实验结果表明，审一种有效的方法。     

优化时延与拥挤度的增量式布局算法

提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10 % .