带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

来自NORDX/CDT公司的全新高性能连接件产品:GigaFlex PS6+

ＮＯＲＤＸ／ＣＤＴＩｎｃ．（ＮＹＳＥ：ＣＤＴ）—ＣａｂｌｅＤｅｓｉｇｎＴｅｃｈｎｏｌｏｇｉｅｒ（ＣＤＴ）公司的全资子公司,荣誉推出两款革新性的连接件模块ＧｉｇａＦｌｅｘ　ＰＳ６＋。这两款新型连接件产品在性能上超越了铜介质布线市场上的全部现有产品。此次新产品的推出发布于最近在奥兰多（Ｏｒｌａｎｄｏ）（Ｆ１．）举办的ＢＩＣＳＩ展览会,展会引起了整个结构化布线领域的广泛关注。这种新型的ＧｉｇａＦｌｅｘＰＳ６＋嵌入式ＵＴＰ（非屏蔽双绞线）连接件是ＩＢＤＮ模块化连接件产品线的组成部分。ＩＢＤＮＰＳ６Ｆｌｅ…     

进化策略在最佳邻域匹配差错补偿中的应用

文中改进了ＢＮＭ的搜索机制,提出结合进行化策略（ＥＳ）的ＥＳ－ＢＮＭ的差错补偿算法,比较实验证明,该算法在结果接近ＢＮＭ算法的同时,大大减少了计算时间,提高了计算效率。ＥＳ－ＢＮＭ算法也再一次证明了进化算法是一种高效的优化搜索方法。     

砷化镓超高速集成电路布线设计——基于门阵的宏元胞方式

文章研究了在ＧａＡｓ工艺，双层金属布线，基于门阵的宏元胞模式下，采用时间驱动算法布局设计（ＴｉｍｉｎｇＤｒｉｖｅｎＰｌａｃｅｍｅｎｔ）的布线算法，算法以芯片性能得到最大限度的改善，包括芯片关键路径时延最短，互连线总长最短，最长互连线最甜，布线密度均匀等为目标，从而达到超高速的目的。     

通道区布线的线网分布优化问题及其算法

在ＶＬＳＩ布线设计中，线网的分布情况直接影响到ＶＬＳＩ芯片的电学性能、可靠性和制造成本。但是，由于通道区布线问题的计算复杂性很高＾［１］，布线过程中往往没有考虑到线网的分布问题，因此，布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题，并给出了相应的算法。     

通道区布线的线网分在优化问题及其算法

在ＶＬＳＩ布线设计中，线网的分布情况直接影响到ＶＬＳＩ芯片的电学性能、可靠性和制造成本。但是，由于通道区布线问题的计算复杂性很高￣［１］，布线过程中往往没有考虑到线网的分布问题，因此，布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题，并给出了相应的算法。     

Metalink与BURR—BROWN合作开发HDSL2芯片组

Ｍｅｔａｌｉｎｋ宣布选择ＢＵＲＲ－ＢＲＯＷＮ公司开发其ＨＤＳＬ２芯片组的模拟前端。Ｍｅｔａｌｉｎｋ的ＨＤＳＬ２方案提供一种超低功耗，工作速率从１９２ｋｂｐｓ到２．３Ｍｂｐｓ的多速率收发器芯片组。新的ＨＤＳＬ２收发器完全符合新兴的ＡＮＳＩ和ＥＴＳＩ标准...     

单层全局布线

单层全局布线＝Ｓｉｎｇｌｅ－ｌａｙｅｒｇｌｏｂａｌｒｏｕｔｉｎｇ［刊，英］／Ｓａｒｒａｆｚａｄｅｈ，Ｍ…ＩＥＥＥＴｒａｎｓ．Ｃｏｍｐ．Ａｉｄ．Ｄｅｓ．Ｉｎｔ．Ｃｉｒｃ．Ｓｙｓｔ．—１９９４，１３（１）．－３８～４７本文介绍了单层全局布线问题（ｓ⊥ＧＲ...     

一种新的SDH双向复用段保护环(BMSPR)的容量分配优化算法

容量优化分配是ＳＤＨ／ＳＯＮＥＴ双向自愈环规划的重要方面，但是目前国内外尚无一种有效的ＳＤＨ／ＳＯＮＥＴ双向环的容量分配优化算法，为此，本文提出了一种基于最短路径电路矩阵的ＳＤＨ／ＳＯＮＥＴ双向复用段保护环（ＢＭＳＰＲ）的容量分与优化算法，模拟结果表明，该算法非常有效且运行时间≤５０ｍｓ，通过该算法的优化，使得容量需求可节约４０％左右，这将会给工程投资带来巨大的节约。     

MBE生长InGaAs／GaAs应变层单量子阱激光器结构材料的研究

采用ＶａｒｉａｎＧｅｎⅡＭＢＥ生长系统研究了ＩｎＧａＡｓ／ＧａＡｓ应变层单量子阶（ＳＳＱＷ）激光器结构材料。通过ＭＢＥ生长实验，探索了Ｉｎ＿ｘＧａ＿（１－ｘ）ｔＡｓ／ＧａＡｓＳＳＱＷ激光器发射波长（λ）与Ｉｎ组分（ｘ）和阱宽（Ｌ＿ｚ）的关系，并与理论计算作了比较，两者符合得很好。还研究了材料生长参数对器件性能的影响，主要包括：Ⅴ／Ⅲ束流比，量子阱结构的生长温度Ｔ＿ｇ（ＱＷ），生长速率和掺杂浓度对激光器波长、阈值电流密度、微分量子效率和器件串联电阻的影响。以此为基础，通过优化器件结构和ＭＢＥ生长条件，获得了性能优异的Ｉｎ＿（０．２）Ｇａ＿（０．８）Ａｓ／ＧａＡｓ应变层单量子阱激光器：其次长为９６３ｎｍ，阈值电流密度为１３５Ａ／ｃｍ￣２，微分量子效率为３５．１％。     

综合布线标准与规范目录(部分)

１、北美标准ＥＩＡ／ＴＩＡ５６８Ａ商业建筑通讯布线标准ＥＩＡ／ＴＩＡ５６９商业建筑通讯通路与空间标准ＥＩＡ／ＴＩＡ６０７商业建筑通讯布线接地与保护连接要求ＥＩＡ／ＴＩＡ６０６商业建筑通讯基础设施管理标准ＴＳＢ—６７非屏蔽对绞线布线系统性能测试ＴＳＢ－７２集中式光线布线准则ＴＳＢ－７５开放型办公室水平布线附加标准２、欧洲标准ＥＮ５０１７３信息技术综合布线系统３、国际标准ＩＳＯ／ＩＥＣ１１８０１信息技术──用户房屋的综合布线国际标准４、中国标准ＹＤ／Ｔ９２６１－３大楼通信综合布线系统ＹＤ／Ｔ８３８１…     

1微米硅栅CMOSASIC制造中RIE的应用

本文主要介绍１ｕｍ双阱双层金属布线硅栅ＣＭＯＳ专用集成电路制造中采用先进的反应离子刻蚀技术，对多种材料如ＬＰＣＶＤ、Ｓｉ３Ｎ４、ＰＥＣＶＥＳｉ３Ｎ４、热ＳｉＯ２、ＰＥＶＥＤＳｉＯ２、ＰＳＧ、ＢＰＳＧ、多晶硅和Ａｌ－Ｓｉ（１．０％）－Ｃｕ（０．５％）合金等进行高选择比的，各向异性刻蚀的工艺条件及其结果。获得上述各种材料刻蚀后临界尺寸（ＣＤ）总损失＜０．０８ｕｍ的优良结果。此外还分析讨论了被选择的刻蚀     

16kbpsCVSD与64kbpsPCM编码数字转换算法

本文提出了１６ｋｂｐｓ连续可变斜率增量调制（ＳＶＳＤ）与６４ｋｂｐｓＡ律ＰＣＭ编码数字转换臬法，在无传输误码情况下，采用该转换算法，（１）从ＣＶＳＤ转换到ＰＣＭ时，同直接ＣＶＳＤ编码相比，分段信噪比（ＳＮＲＳＥＧ）恶化小于０．１ｄＢ，信噪比（ＳＮＲ）恶化小于０．０１ｄＢ，多次转换（转换次数≥２）时ＳＮＲ和ＳＮＲＳＥＧ保持不变，即无误差积累；（２）从ＰＣＭ转换到ＣＶＳＤ时，同直接ＣＶＳＤ编码相比，Ｓ     

最小面积电源和地线网络的设计

本文讨论了集成电路芯片中单一压焊块树形结构电源／地线网络的线宽设计给定电源（地）线的布线拓扑结构，在满足最大可允许电压降、最小工艺线宽和金属电迁移等约束的条件下使整个电源（地）网络所占用的布线面积最小本文采用拉格朗日乘子算法实现了这个目标，不仅取得比较小的电源布线面积，同时取得了比其它同类算法快得多的运行速度     

JEM-1200EX型电镜SENSITIVITY值与电子照射密度之间关系的测量分析

ＳＥＮＳＩＴＩＶＩＴＹ（ＳＥ）代表电镜在照像时电子照射到电镜底片上的电子照射密度（σ）。通过测量、分析ＳＥ取各不同值时ＥＸＰＴＩＭＥ及其相应的ＣＵＲＲＥＮＴＤＥＮＳ的取值范围,计算出了与各ＳＥ值相对应的电子照射密度σ（即ＥＸＰＴＩＭＥ值与ＣＵＲＲＥＮＴＤＥＮＳ值的乘积）的取值范围。由此,分析、计算出ＳＥ与σ的函数关系及其关系曲线     

BSC数据库的操作与维护

ＳＣ数据库就像ＢＳＣ的心脏一样 ,管理着ＢＳＳ系统的配置、各种各样的无线参数和网络参数 ,从而实现对整个ＢＳＳ系统结构、覆盖、性能、网络运行质量的管理。操作与维护好ＢＳＣ中的数据库 ,对于管理、维护及优化整个ＢＳＳ系统起着至关重要的作用。下面 ,以ＳＩＥＭＥＮＳＢＳ６０系统为例 ,从对ＢＳＣ数据库的基本操作、修改及更新等方面谈谈对ＢＳＣ数据库的操作与维护。１ＢＳＣ数据库的基本操作对于ＳＩＥＭＥＮＳＢＳ６０系统的ＢＲ４．０版本来说 ,ＢＳＣ数据库存放在ＤＫ４０硬盘中 ,ＤＫ４０硬盘有１７０ＭＢ容量。一般来说 ,其…     

16kbpsCVSD与64kbpsPCM编码数字转换算法

本文提出了１６ｋｂｐｓ连续可变斜率增量调制（ＳＶＳＤ）与６４ｋｂｐｓＡ律ＰＣＭ编码数字转换臬法，在无传输误码情况下，采用该转换算法，（１）从ＣＶＳＤ转换到ＰＣＭ时，同直接ＣＶＳＤ编码相比，分段信噪比（ＳＮＲＳＥＧ）恶化小于０．１ｄＢ，信噪比（ＳＮＲ）恶化小于０．０１ｄＢ，多次转换（转换次数≥２）时ＳＮＲ和ＳＮＲＳＥＧ保持不变，即无误差积累；（２）从ＰＣＭ转换到ＣＶＳＤ时，同直接ＣＶＳＤ编码相比，Ｓ     

建筑物综合布线的国际新标准

本文介绍了ＩＳＯ／ＩＥＣ１１８０１标准规定的商用建筑群综合布线系统的结构－配置、布缆要求和链路规范，综述了ＩＳＯ／ＩＥＣ１１８０１标准和ＩＥＣ １１５６－２草案规定的楼层水平布线用１００Ω对称电缆的电气性能和机械物理性能要求。     

具有隐埋电镀热沉结构用于高性能MMIC的大功率GaAs FET

报道了一种称作“先进的ＳＩＶＦＥＴ”的ＦＥＴ结构（先进的源区通孔ＦＥＴ）。“ＳＩＶＦＥＴ”（源区通孔ＦＥＴ）￣［１］是一种新型的ＦＥＴ，其每个源电极都通过通孔与４０μｍ厚的背面电镀热沉金属相连接地，以达到减小源寄生电感的目的。为了获得低的热阻，芯片厚度要小达３０μｍ。“先进的ＳＩＶＦＥＴ”的改进结构包含了一种选择隐埋ＰＨＳ（电镀热沉）用以代替背面的厚金层。在这种ＦＥＴ中，由于有源层在器件工作时会产生热量，所以有源层下面的基片厚度设定为３０μｍ，并且在其下面埋入了７０μｍ厚的电镀热沉金属金以改善热阻。为了获得微带线的低损耗和足够的机械强度，芯片其它部分的厚度设定为１００μｍ。该结构提供了更高的功率输出及功率附加效率，并且使芯片的操作更加方便。实验结果显示，当这种１３５０μｍ栅宽的ＦＥＴ处在最大沟道温度（４２．１℃）时，具有极低的热阻（１６℃／Ｗ）。其射频特性为，在Ｖ＿（ｄｓ）＝７Ｖ时，对应于１ｄＢ功率压缩点下的功率输出高达２７．９ｄＢｍ，功率附加效率为３２％；当频率为１８ＧＨｚ时，线性增益为８．３ｄＢ。该器件同时也具有很优异的功率密度，当Ｖ＿（ｄｓ）＝８Ｖ时，其值为０．５４Ｗ／ｍｍ。在机械可靠性方面这种结构也?     

GaAs MESFET中肖特基势垒接触退化机理的研究

本文对Ｔｉ／Ｍｏ／Ｔｉ／Ａｕ作为栅金属的ＧａＡｓＭＥＳＦＥＴ进行了四种不同的应力试验：１．高温反偏（ＨＴＲＢ）；２．高压反偏（ＨＲＢ）；３．高温正向大电流（ＨＦＧＣ）；４．高温存贮（ＨＴＳ）．通过ＨＲＢ，ΦＢ从０．６４ｅＶ减少到０．６２ｅＶ，理想因子ｎ略有增大．ＨＴＳ试验中ΦＢ从０．６７ｅＶ增加到０．６９ｅＶ．分析表明，这归因于界面氧化层的消失，以及Ｔｉ与ＧａＡｓ的反应；ＨＦＧＣ试验结果表明其主要的失效模式为烧毁，ＳＥＭ观察中有电徙动及断栅现象发生．ＡＥＳ分析表明。应力试验后的样品，肖特基势垒接触界面模糊