基于Sakurai模型的时延驱动Steiner树算法

时延驱动的Ｓｔｅｉｎｅｒ树构造算法是时延驱动总体布线的基础．本文首先简介了求解最佳Ｓｔｅｉｎｅｒ树的Ｄｒｅｙｆｕｓ－Ｗａｇｎｅｒ算法．随后通过引入Ｓａｋｕｒａｉ时延模型,提出了直接基于Ｓａｋｕｒａｉ模型的提高线网时延性能的时延驱动ＤＷ算法．当集成电路工艺的特征宽度较小时,该算法求得的Ｓｔｅｉｎｅｒ树中关键点的时延值,明显小于ＩＤＷ和ＣＦＤ算法的结果．     

时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术，从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小，尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

树的遍历在总体布线中的应用

把RLC模型的互连线网存储于一种树形链表结构,通过此种树形链表遍历RLC线网树的各节点,实现指定两点间的时延计算。把此种运算运用于一种新的总体布线算法中,进行布线算法的研究和实现。     

基于自由分层的通道区布线算法

本文在分析线网之间关系的基础上提出了自由分层条件下的通道区布线模型:同层限制图Gs,相交图Gi,基于这一模型,分析了二层布线条件下对线网分层和布线序的基本限制,导出了分层的基本原则,在此基础上,分析了线网可Overlap的性质和条件,从总体分析的思想出发,提出了直接以完成布线通道区所需面积最小化为目标的分层布线算法,实验结果表明,通道区布线面积和通孔的致目比基于横竖分层的布线算法有较大减少,对于Deutsch′s diffjcult example,该算法获得18个track解。     

超平面布线

本文大胆打破了传统通道模型的束缚,建立了一个能更好体现多层布线内在本质约束的新模型：超平面布图模型,在该模型下提出了超平面布线算法。该算法以全新的逆向删冗策略成功地解决了布线线序的问题,使线网布线真正达到了并行处理。算法遵循了王守觉先生关于总体分析的方法作为解决超平面布线问题的指导思想,以布线层数最少化和通孔最少化为目标,通过动态地分析线网间的相互位置关系,全局考虑去释放各线网占据的不合理布线资源     

超平面概略布线算法的研究

本文提出体现多层布线内在本质约束的新模型：超平面布图模型及超平面概略布线算法．该算法以全新的逆向删冗策略成功地解决了布线线序问题，使线网布线真正达到并行处理；基于总体分析方法，以布线层数和通孔最少为目标，通过动态地分析线网间相互位置关系，全局考虑地释放各线网占据的不合理布线资源，使布线过程避免了迭代，以较高处理效率获得高精度的解．     

SERR:基于模拟进化技术的性能驱动总体布线算法

本文结合ＢＢＬ布图模式，以提高整个芯片的时间性能为目标，提出了关于总体布线的基于模拟进化（ＳＥ）技术的拆线与重布线算法（简称为ＳＥＲＲ算法）．ＳＥＲＲ算法对传统的顺序布线算法进行了改进，运用概率准则选择线网进行拆除与重布，具有绕开局部优化点、得到全局优化解的能力．实验证明，ＳＥＲＲ算法能够较好地达到优化整个芯片的连线延时性能的目标     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

基于线网类型分析的过点分配算法

过点分配是布线过程中位于总体布线和详细布线之间的一个步骤，它用于在详细布线之前确定线网在总体布线单元边界上的物理位置．本文提出一种新的过点分配的启发式算法，它基于总体布线后的线网类型的分析，考虑了总体布线单元中障碍对过点分配的影响，把整个布线区域的过点分配问题转化成一系列的单列（行）总体布线单元边界的过点分配问题，然后利用经典的线性分配方法进行过点的分配．     

VLSI总体布线算法研究与实现

总体布线是布图设计中一个极为重要的设计环节。本文提出了基于可分离最小生成树(SMST)的优化L形直角斯坦(Steiner)树(L_RST)和优化Z_RST的算法。该算法实现上绕开计算重合度问题，以新的角度计算代价。利用基于tile的结构，实现了伪管脚(pseudo pin)的分配，适用于现代多层布线需求。最后文章研究了同时考虑串扰和时延的综合性能驱动的总体布线算法改进。     

一种减小关键路径延迟的回路布线法

传统的性能驱动布线算法受限于树形或固定的布线拓扑结构．本文提出一种回路性能优化布线算法，针对树形线网布线，通过在已存在的布线树上加入回路来减小所选择关键路径的延迟时间或线网的最大延迟．我们将互连线树归结为分布传输线网络并采用Ｅｌｍｏｒｅ延迟计算方法．本文证明，通过选择适当的ＲＣ，在连接节点与关键节点之间加入连线可达到减小所选择线网中关键路径延迟或线网最大延迟的目的．实验结果表明，我们的方法有效且可以集成在现有ＣＡＤ性能优化布线系统中．本文同时给出了所加入线段长度的计算方法．     

一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。     

通道区布线的线网分布优化问题及其算法

在ＶＬＳＩ布线设计中，线网的分布情况直接影响到ＶＬＳＩ芯片的电学性能、可靠性和制造成本。但是，由于通道区布线问题的计算复杂性很高＾［１］，布线过程中往往没有考虑到线网的分布问题，因此，布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题，并给出了相应的算法。     

集成电路的连线时延及其在版图设计中的估算

连线时延是新一代集成电路设计的重要课题之一．本文提出一种新的连线时延近似估算法．这种方法基于线网的RC树结构，采用Elmore时延原理，给出了线网在米布线情况下时延的下界估计．它计算简单，精确度好，对时延驱动的版图优化设计具有重要的理论意义和实用价值．     

通道区布线的线网分在优化问题及其算法

在ＶＬＳＩ布线设计中，线网的分布情况直接影响到ＶＬＳＩ芯片的电学性能、可靠性和制造成本。但是，由于通道区布线问题的计算复杂性很高￣［１］，布线过程中往往没有考虑到线网的分布问题，因此，布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题，并给出了相应的算法。     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的.     

ohonen神经网络在时延驱动布局听应用

本文提出一个基于Ｋｏｈｏｎｅｎ自组织神经网络的以关键路径时延最小为优化目标的时延我动布局算法，算法的关键是建立面向线网的样本矢量，与面向单元的样本矢量相比，面向一网的样本矢量不仅可以直接处理多端线网，而且地延信息，实验结果表明，审一种有效的方法。     

性能驱动的多层布线有约束分层及其神经网络求解方法

介绍了性能驱动多层布线有约束分层的思想,给出了相应的形式化描述,提出了一种神经网络求解算法．算法以通孔最少为优化目标,以通孔能够连接任意两层之间的线段、不同线网的线段不能在同一层上相交和一线网的通孔不能在它所穿过的层上与其它线网相交为约束条件．算法通过换位矩阵把问题映射为神经网络,并建立了问题的能量函数,再用均场退火方程迭代求解．每条线段只能分配到一层上的约束用神经元归一化的方法处理．另外,算法不仅还能够考虑线网的时延关键性,以进一步减少系统时间延迟,而且还可以防止相互串扰的线网分在同一层上．     

Kohonen神经网络在时延驱动布局中的应用

本文提出一个基于Kohonen自组织神经网络的以关键路径时延最小为优化目标的时延驱动布局算法。算法的关键是建立面向线网的样本矢量。与面向单元的样本矢量相比,面向线网的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息。实验结果表明,这是一种有效的方法。