宽带频率捷变锁相环设计

分析设计了快速跳频锁相环,采用VCO精确电压预置的辅助捕获方法可使PLL跳频时间大大缩短。详细介绍了VCO电压预置方式在电路设计各部分需要考虑的问题,给出了设计的原理样机和测试的结果。设计的锁相环频率切换速度快,在1~1.35 GHz范围内,5 MHz鉴相频率,任意两频点切换时间小于10μs;而且还具有杂散小(低于-70 dBc),相噪低(-95 dBc/Hz/10 kHz),体积小(80 mm×75 mm×22 mm),易于实现等优点。     

适用于超宽带频率综合器的1.5 V 7.656 GHz正交输出锁相环

本论文实现了频率为7.656GHz全集成正交输出CMOS锁相环。该锁相环可以用作MB-OFDM超宽带频率综合器的一个基本模块。为了使环路快速稳定,该锁相环采用整数型结构,指定输入参考频率为66MHz,并且采用了一个宽带的正交压控振荡器,把两个交叉耦合LC压控振荡器通过底部串联耦合来产生正交载波。在0.18微米CMOS工艺和1.5V电源电压下,该锁相环消耗电流16mA（包含驱动电路）,测得相位噪声在1MHz频偏处为-109 dBc/Hz。其中测得正交压控振荡器的频率调谐范围为6.95GHz至8.73GHz。整个芯片的核心面积为1×0.5mm2。     

一种低功耗频率预置快速锁定的锁相环频率综合器

本文提出了一种2.4GHz低功耗频率预置快速锁定的锁相环频率综合器,该频率综合器使用0.18um 的CMOS 工艺制作。设计了低功耗的混合信号压控振荡器,双模预置分频器,数字处理器和非易失性存储器来降低整体系统的功耗和减小锁定时间。数字处理器可以在工艺偏差的情况下自动的校正压控振荡器的预置频率,使得对振荡器频率的预置可以达到很高的精度。测试结果表明,在1.8V 的电源电压下,频率综合器的电流消耗为4mA,它的典型的锁定时间小于3us。     

10～15GHz宽带捷变源设计

为了提升电子系统的性能,满足当前对宽频带捷变源的需求,实现频率源频率高、频带宽和跳频速度快的功能,提出了一种电压预置与锁相环结合的快速跳频的方法。设计采用快速鉴频鉴相器,鉴相频率较高,可以提高PLL的带宽,从而减少锁定时间;在频率改变时,利用电压预置技术将频率直接拉入锁相环的快速捕获频带,减少整个捷变源的锁定时间。给出了理论分析、ADS仿真、设计实现和调试等过程,实现了输出频率10～15 GHz、捷变时间10μs的技术指标。     

基于枝节加载的内嵌式三频滤波器设计

利用λ/4(λ为波长)的多模谐振器(MMR),通过输入、输出端共用短路过孔,采用内嵌方式设计了一款WLAN频段(2.4GHz/5.2GHz)的双频滤波器,在此基础上,通过开路枝节加载方式,设计了一款中心频率为2.3GHz/3.3GHz/5.5GHz的三频段滤波器。滤波器尺寸为11mm×9mm,满足小型化的要求。利用HFSS12软件设计并仿真,得到验证结果。实验结果表明,双频段和三频段滤波器的损耗参数s11和s21均达到标准,可适用于无线通信系统。     

一种2.4-GHz全集成双环路频率综合器的设计

根据不同锁相环频率综合器架构各自的优缺点,选择了双环路锁相环结构以获得低相位噪声和快速锁定时间。采用0.18μm CMOS工艺设计了一款2.4 GHz全集成双环路锁相环频率综合器,由主锁相环和参考锁相环环路构成。采用MATLAB和SpectreRF对锁相环系统的相位噪声、锁定时间进行了仿真,得到主锁相环输出频率为在2.4 GHz时,相位噪声为-120 dBc/Hz@1 MHz,功耗为10 mW,电源电压为1.8 V。频率范围为2.4 GHz至2.5 GHz,RMS相位误差为1°,锁定时间为5μs。     

一种低相位噪声锁相环频率合成器的设计

通过MATLAB对锁相环进行系统建模与分析,采用改进型宽摆幅低噪声电荷泵结构,结合2位开关电容阵列技术与RC低通滤波技术,设计了一种低相位噪声锁相环频率合成器。基于SMIC 0.18 μm CMOS工艺设计的芯片测试结果表明,该锁相环系统的频率覆盖范围达到1.27～1.82 GHz;在中心频率为1.56 GHz处的相位噪声为-105.13 dBc/Hz@1 MHz,抖动(均方根)为2.2 ps。     

一种低抖动电荷泵锁相环频率合成器

设计一种低抖动电荷泵锁相环频率合成器,输出频率为400 MHz~1 GHz。电路采用电流型电荷泵自举结构消除电荷共享效应,同时实现可编程多种输出电流值。通过具体的频率范围来选择使用的VCO,获得更小的锁相环相位抖动。电路采用0.13μm 1.2 V CMOS工艺,芯片面积为0.6 mm×0.5 mm。Hsim后仿真结果显示当输出频率为1 GHz时,锁相环频率合成器的锁定时间为4.5μs,功耗为19.6 mW,最大周对周抖动为11 ps。     

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2～5 GHz时,补偿电路具有良好的补偿效果。     

一种高性能宽范围锁相环的设计与实现

采用CMOS工艺技术,设计了一款基于双环路滤波器的高性能、宽范围锁相环。该锁相环电路包括可调延迟的鉴频鉴相器、电荷泵、双环路有源滤波器、多频带的压控振荡器和可编程分频器模块。与无源滤波器结构相比,双环滤波的结构将滤波电容面积减小3/4,该锁相环整体版图面积为405μm×480μm,经过仿真测试,锁相环能够提供的输出频率范围为140MHz～1.5GHz,整体功耗为6.85mW。设计的锁相环其流片测试结果显示：当输出频率为1.5GHz时,均方根抖动为8.92ps;当中心频率为820MHz时,均方根抖动为6.01ps,测试结果表明设计的这款锁相环输出频率能够满足使用需求。     

四分之一波长多模谐振的内嵌式三频滤波器

利用四分之一波长的多模谐振器(MMR),通过输入输出端共用短路过孔的方式,对高阻抗线进行部分弯折,分别设计了中心频率为2.4,3.5,5.2 GHz的单频滤波器。发现三款微带滤波器具有相同的高阻抗线和低阻抗线宽度,在此基础上,采用内嵌的方式设计了一款WLAN频段(2.4,5.2 GHz)的双频滤波器和一款中心频率为2.2,3.6,5.5 GHz的三频段滤波器。三频滤波器的尺寸为11 mm×9 mm,满足小型化的要求。利用HFSS12软件设计并仿真。结果表明,双频段和三频段滤波器的S11和S21参数均达到标准,可适用于无线通信系统。     

一种L波段小型化高性能锁相频率源

利用锁相环技术,实现了一种小型化高性能L波段频率源方案。设计得到的频率源输出频率为1.8～2.1GHz,同时具备低功耗、低相噪、低杂散等特点,且其体积和重量分别仅为28mm×20mm×6.4mm和15g,完全满足航天导航应用的要求。     

应用于5 GHz无线局域网的频率合成器设计

讨论了应用于5 GHz无线局域网(WLAN)射频收发机的频率合成器的设计.该设计以一个4阶II型电荷泵锁相环为基础,采用整数分频的频率合成方式.环路的参数首先通过系统级的建模和仿真确定,各电路模块使用TSMC 0.18 μm CMOS工艺设计.整个频率合成器已通过电路级仿真并交付流片.     

一种多接口电平输出频率综合器设计

针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器。通过锁相环芯片产生1.6 GHz^3.2 GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率,最后通过电平转换电路调节信号的共差模电压实现目标电平输出。选择LVPECL、LVDS和+7 dBm 3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025%,转换电平的电压值误差最大为3.268 mV,满足系统设计要求。     

带有自适应频率校准单元的26~41 GHz锁相环

采用45 nm SOI CMOS工艺,设计了一种带有自适应频率校准单元的26~41 GHz 锁相环。该锁相环包括输入缓冲器、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、高速时钟选通器、分频器和频率数字校准单元。采用了基于双LC-VCO的整数分频锁相环,使用了自适应频率选择的数字校准算法,使得锁相环能在不同参考时钟下自适应地调整工作频率范围。仿真结果表明,该锁相环的输出频率能够连续覆盖26~41 GHz。输出频率为26 GHz时,相位噪声为-103 dBc/Hz@10 MHz,功耗为34.64 mW。输出频率为41 GHz时,相位噪声为-96 dBc/Hz@10 MHz,功耗为35.44 mW。     

2.125～3.125GHz高速CMOS锁相环电路设计

针对数模混合结构的电荷泵锁相环电路,建立了系统的数学模型,确定了电荷泵锁相环的系统参数,提出一种能够有效消除时钟馈通、电荷注入等非理想特性影响,并具有良好电流匹配特性的电荷泵电路,以及一种中心频率可调的压控振荡器电路。电路采用SMIC 0.18μm CMOS工艺模型,使用Spectre进行仿真。结果显示,整个锁相环系统的功耗约为40 mW,输出时钟信号峰-峰值抖动为21 ps@2.5 GHz,单边带相位噪声在5 MHz频偏处为-105 dBc/Hz。     

一种自适应带宽低抖动PLL设计

设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL)。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能。电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35~2.1 GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps。     

一种用于五频带的MB-OFDM超宽带的6至9GHz的CMOS频率综合器

本论文设计了一个超宽带频率综合器。该频率综合器通过采用两个锁相环和一个单边带混频器产生了6至9GHz内的五个频带中心频率,频带之间的跳频时间小于3纳秒。文中提出了一个高线性度的二选一多路选择器,一个宽带的单边带混频器和一个正交压控振荡器。此外,版图也做了一些特殊考虑。该频率综合器采用0.18微米CMOS工艺实现,在1.5V至1.8V电源电压下消耗40mA电流,测试结果显示10MHz频偏处的相位噪声为-128dBc/Hz,在7.656GHz频带处的边带抑制为-22dBc。     

一种2.4/3.2GHz正交锁相环的设计与实现

基于SMIC 65nm CMOS工艺,设计并实现了一款中心频率为2.4/3.2GHz的正交锁相环。该设计针对电源噪声,压控振荡器噪声等诸多问题进行了性能优化。经充分的仿真验证,锁相环的输出频率覆盖范围为2.14-3.97G Hz,正交VCO在1M Hz处的相位噪声为-106d B c,正交时钟相位误差仅0.5度,1.2V电压供压下功耗为20m W。     

基于ADF4106的锁相环设计

信号源作为一种通用测试仪器,是研制、检测与维护众多电子产品的必备工具,而频率合成是信号源的核心组成部分,对信号源整机的功能和指标起着决定性作用,锁相环频率合成可以产生高质量的频率,本设计利用锁相环基本原理,设计出了高性能的频率合成电路.本文详细介绍了某信号源二本振频率3.6GHz的锁相环设计,给出了系统原理图以及关键电...