一种低抖动电荷泵锁相环频率合成器

设计一种低抖动电荷泵锁相环频率合成器,输出频率为400 MHz~1 GHz。电路采用电流型电荷泵自举结构消除电荷共享效应,同时实现可编程多种输出电流值。通过具体的频率范围来选择使用的VCO,获得更小的锁相环相位抖动。电路采用0.13μm 1.2 V CMOS工艺,芯片面积为0.6 mm×0.5 mm。Hsim后仿真结果显示当输出频率为1 GHz时,锁相环频率合成器的锁定时间为4.5μs,功耗为19.6 mW,最大周对周抖动为11 ps。     

一种基于0.35m工艺的高速混合旋转结构DDFS

设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。     

一种采用PVT不敏感电荷传输电路的27mW 10位125MSPS 电荷域流水线模数转换器

A low power 10-bit 125-MSPS charge-domain(CD) pipelined analog-to-digital converter(ADC) based on MOS bucket-brigade devices(BBDs) is presented.A PVT insensitive boosted charge transfer(BCT) that is able to reject the charge error induced by PVT variations is proposed.With the proposed BCT,the common mode charge control circuit can be eliminated in the CD pipelined ADC and the system complexity is reduced remarkably.The prototype ADC based on the proposed BCT is realized in a 0.18μm CMOS process,with power consumption of only 27 mW at 1.8-V supply and active die area of 1.04 mm~2.The prototype ADC achieves a spurious free dynamic range(SFDR) of 67.7 dB,a signal-to-noise ratio(SNDR) of 57.3 dB,and an effective number of bits(ENOB) of 9.0 for a 3.79 MHz input at full sampling rate.The measured differential nonlinearity(DNL) and integral nonlinearity (INL) are +0.5/-0.3 LSB and +0.7/-0.55 LSB,respectively.     

一种新型CMOS带隙基准电压源

传统带隙基准源电路采用PNP型三极管来产生ΔVbe,此结构使运放输入失调电压直接影响输出电压的精度。文章在对传统CMOS带隙电压基准源电路原理的分析基础上,提出了一种综合了一阶温度补偿和双极型带隙基准电路结构优点的高性能带隙基准电压源。采用NPN型三极管产生ΔVbe,消除了运放失调电压影响。该电路结构简洁,电源抑制比高。整个电路采用SMIC 0.18μmCMOS工艺实现。通过Cadence模拟软件进行仿真,带隙基准的输出电压为1.24V,在-40℃~120℃温度范围内其温度系数为30×10-6/℃,电源抑制比(PSRR)为-88 dB,电压拉偏特性为31.2×10-6/V。     

视频转换二维去闪烁滤波与缩放电路的设计

为消除VGA到TV视频转换中的图像闪烁及获得图像的TV显示,分析了闪烁产生及分辨率变换的机理.应用半带滤波及插值、迭代等算法,设计了一种水平垂直二维去闪烁滤波与图像缩放电路.该电路有效地解决了图像分辨率下降的问题,实现不同分辨率的VGA图像在TV上显示;同时减少了硬件逻辑资源,节省了芯片面积.整个电路规模约1万等效门,采用CSMC 0.5μm CMOS工艺流片,面积约1.75mm×2.86mm,经测试证明设计的电路功能正确.     

一种用在DDS中的高速DAC

文章介绍了一种用在DDS中的高速DAC,采用CMOS电流阵列结构。它的转换频率最高可达300MHz,精度达12位,输出为电流型。文章介绍的高速DAC能够被广泛应用于通讯、雷达、导航、遥控遥测、电子对抗以及现代化的仪器仪表等各种领域。     

采用两种转换模式的14位逐次逼近型A/D转换器

本文介绍了一种用 CMOS 工艺制作的14位逐次逼近型模数转换器。其高六位是用电阻分压来获得,低八位用电容电荷分配来实现,精度达到14位分辨率,转换器用于码声转换和语音信号处理。     

一种应用于高速电流型DAC的电流开关驱动器

就电流开关驱动器对高速电流型DAC动态性能的影响因素进行了分析,给出了设计应对措施,并设计了一种结构简单使用了同步锁存技术、低驱动信号摆幅技术和低信号交叉点技术的电流开关驱动器电路.基于SMIC 0.18μm CMOS工艺模型,采用Hspice仿真工具,对电流开关驱动器进行仿真分析,结果表明所设计驱动器电路功能正确.测试结果表明,应用该电流开关驱动器的一款嵌入式14位400MSPS DAC电路在输出80 MHz正弦信号时,达到76.47 dB的无杂散动态范围,所设计电流开关驱动器能保证高速电流型DAC的良好动态性能.     

一种基于CMOS工艺的Gbps高速LVDS发送电路

低压差分信号（LVDS）是用于高速低功耗数据传输的一种非常理想的传输技术。由于使用全差分技术和低电压摆幅，LVDS技术达到高速度的同时消耗的功耗非常小。设计了一种具有Gbps发送速度的LVDS发送电路。通过在输出采用闭环控制模式，使得LVDS输出共模电平和电压幅值被控制在一个合理的范围内。基于SMIC 0．18μm CMOS工艺模型，采用Hspice仿真器对整个发送电路进行模拟，结果表明所设计的发送电路具有4Gbps发送速度，功耗仅为18．6mW。     

基于改进CORDIC算法实现高速直接数字频率合成器

设计实现了一种高速直接数字频率合成器。利用混合CORDIC算法的思想,用混合角度集代替传统正切角度集,并讨论了在二进制格式下的中间值,采用改进的混合差分CORDIC算法实现了相位幅度的转换。在确保算法的迭代精度和收敛区间的前提下,避免了传统算法中旋转方向依赖于上一次迭代的现象,提高了数据的吞吐量;同时消除了常用冗余算法引进额外电路的情况。分析了采用CORDIC算法所带来的误差,综合考虑精度和电路复杂度,确定字长和迭代次数获得14位的输出有效位。经0.18μm6M2P CMOS工艺流片,在1GHz的工作频率下,输出信号在98.6MHz处,SFDR为68.39dB,整个芯片面积为4.19mm×3.17mm。