基于DVS机制的低能耗微处理器系统设计方法研究

能耗已经成为微处理器设计的最大挑战之一。微处理器的能耗在便携设备中占有重要的比例。DVS（Dynamic Voltage Scaling）机制可以在设备运行过程中,通过降低处理器的工作电压来降低它的能耗。同时,还需降低处理器的速度。电压调度程序通过分析应用的约束和需求来给定适当的工作电压。文章论述了速度和输入电压可变的微处理器系统设计方法。在处理器低速工作时,降低工作电压可以大幅度降低它的能耗。这将使应用系统能快速地根据负荷的变化调节处理器的性能。     

一种新的CMOS组合电路最大功耗快速模拟方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗做出精确的估计非常重要。由于在实际电路中存在的时间延迟,而考虑延时的电路功耗模型计算量较大,因此用模拟方法求取电路最大功耗非常耗时。为了在尽可能短的时间内对VLSI电路的最大功耗做出较为可信的估计,首次提出了二阶段模拟加速方法。对ISCAS85电路集的实验结果表明,这种估计方法具有最大功耗估计值准确和加速明显的优点。     

一种新的CMOS电路最大功耗估计方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗作出精确的估计非常重要,为了在尽可能短的时间内对VLSI电路的最大功耗下限作出较为可信的估计,给出了一种新的CMOS电路最大功耗估计方法,ISCAS85电路集的实验结果表明这种估计方法不仅对于无时间延迟功耗计算模型,而且对于有时间延迟功耗计算模型,都具有最大功耗估计值较准确和耗时短的优点。     

模糊推理协处理器芯片

模糊推理协处理器VLSI芯片F200采用0.8μm CMOS工艺,作为一种模糊 控制器,主要用于实时过程控制和其它适合的应用场合,例如机器人控制、分类器、专家系 统等.F200芯片支持多个模糊知识库工作,支持最常用的两种模糊模型,Mamdani和 Trakagi-Sugeno模型.芯片精度12位,主频20MHz,推理速度约为每秒1.2M条模糊规则.     

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

Probabilistic Bit Stream Neural Chip: Theory

A design for a neural network chip is proposed using probabilistic bit streams to represent real values. This paper analyzes the performance of the proposed neurons in this design and demonstrates that very simple operations can be used to obtain the desired functionality. It is also shown that a suitable ‘activation function’ for neurons of this type can be obtained using the interaction of two probability distributions. Finally, the paper introduces a variant of the back-propagation learning algorithm which involves computing the derivatives of the output with respect to individual weights in a network of such units.     

基于数学形态学的运动估计及VLSI设计*

提出的基于数学形态学的运动估计算法,采用四场的SAD比较进行运动估计,并且对运动向量进行数学形态学滤波处理(先进行腐蚀,再进行扩散处理),削弱噪声影响,提高运动估计的精度.在VLSI实现中采用外挂SDRAM作为帧存储器,存储前两场图像数据和运动信息.本算法和VLSI设计经过FPGA验证,取得了很好的效果,并且已经被成功地应用于基于SMIC 0.18 μm CMOS工艺的数字视频处理芯片中.     

一种嵌入式系统软件水印识别器的VLSI实现

提出了一种基于分支软件水印方案识别器的VLSI实现.硬件形式的识别器一般难以获取嵌入式系统内部的函数返回地址,通过改进获取指纹信息分支函数(FBF)入口的方法,使得只需要根据系统的程序指针和指令字就可以完成FBF函数入口的识别,使原有方法更适用于嵌入式系统.最后针对所支持的指令集进行了仿真测试,并对设计实现进行了逻辑综合.性能分析表明,硬件形式识别器识别速度远远超过软件的识别速度.     

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。     

On the design of on-chip instruction caches

Cache memories reduce memory latency and traffic in computing systems. Most existing caches are implemented as board-based systems. Advancing VLSI technology will soon permit significant caches to be integrated on chip with the processors they support. In designing on-chip caches, the constraints of VLSI become significant. The primary constraints are economic limitations on circuit area and off-chip communications. The paper explores the design of on-chip instruction-only caches in terms of these constraints. The primary contribution of this work is the development of a unified economic model of on-chip instruction-only cache design which integrates the points of view of the cache designer and of the floorplan architect. With suitable data, this model permits the rational allocation of constrained resources to the achievement of a desired cache performance. Specific conclusions are that random line replacement is superior to LRU replacement, due to an increased flexibility in VLSI floorplan design; that variable set associativity can be an effective tool in regulating a chip's floorplan; and that sectoring permits area efficient caches while avoiding high transfer widths. Results are reported on economic functionality, from chip area and transfer width to miss ratio. These results, or the underlying analysis, can be used by microprocessor architects to make intelligent decisions regarding appropriate cache organizations and resource allocations.