用于DDS系统相位累加器的加法器设计

直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信号源累加器模块,进行模拟仿真并比较,结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。     

多层金属-n型4H-SiC的欧姆接触

研究了热退火条件下Au/Ti/Ni-4H-SiC欧姆接触形成机制.通过950 ℃下的快速热退火形成的最低欧姆接触电阻为2.765×10-6 Ω·cm2.SIMS分析表明退火过程中NiSi化合物的形成会带来SiC内部多余C原子的溢出,并在接触面上与Ti形成间隙化合物TiC.这一过程造成接触表面存在由大量C空位形成的缺陷层从而增强了表面间接隧穿.通过界面能带结构图直观地解释了欧姆接触在热退火条件下的形成机制.     

6H-SiC NMOS与PMOS温度特性分析

考虑界面态电荷高斯分布模型以及Poole-Frenkel效应,对SiC MOSFET补偿电流源模型进行了修正,分析了造成6H-SiC NMOS与PMOS器件补偿电流源变化的原因.结果表明:界面态电荷的非均匀分布造成由阈值电压漂移引起的输出漏电流改变量随温度的升高逐渐减小;漏衬界面缺陷是造成体漏电流较大(达到微安量级)的主要因素,且缺陷密度越大,该值随温度增长的速度越快.     

三输入异步电路控制单元的设计实现

提出了一种新型多输入异步电路控制单元的设计方案,分析了电路的工作原理,基于0.6 μm的标准CMOS工艺实现了该电路的管级电路设计,介绍了如何根据具体应用要求调节电路参数.最后,针对不同的负载和延时情况给出了HSPICE 的仿真数据和对比曲线.仿真结果表明,该单元的最高工作频率可以达到约1.8 GHz.     

重离子单粒子辐射对超薄栅氧化层可靠性影响分析

研究了重离子单粒子辐照（Single event effect,SEE）效应对超薄栅氧化层（1.2 nm厚度）的斜坡击穿电压（Voltage ramp dielectric breakdown,VRDB）的影响情况。采用209Bi（离子能量为1 043.7 MeV）对65 nm CMOS电容进行（1～2）×10⁷ion/cm²总注量的重离子辐射试验,并在辐射过程中进行VRDB试验。试验结果发现,经过209Bi重离子辐射后,超薄栅CMOS电容的泄漏电流略微增大,跨导-电压曲线稍有畸变;进行累积模式和反型模式的斜坡击穿测试,发现栅氧化层的斜坡击穿电压减小近5%。通过扫描电子显微镜（SEM）检查发现,重离子辐照后栅氧化层中形成微泄漏路径,导致其击穿电压降低,并强烈影响超薄栅氧化层的长期可靠性。     

在Windows环境下开发应力测试系统控制软件的研究

讨论了在Ｗｉｎｄｏｗｓ环境下用 Ｄｅｌｐｈｉ３开发半导体应力自动测量系统控制软件的方法和关键细节。介绍硬件与软件调试中要注意的问题。对 Ｗｉｎｄｏｗｓ环境下开发控制硬件工作的软件进行了探讨。     

基于微机械系统的多芯片组件封装和特性模拟

基于微机械系统(MEMS)的噪声估算,提出了一种可用于微机械系统的多芯片组件(MCM)封装技术,并对封装完成后的信号噪声、输入端相对延时、接收信号的电磁干扰强度等特性进行模拟.仿真结果表明,相对已有MEMS封装技术,本文提出的多芯片组件封装技术具有显著优点.文中封装尺寸182.88mm×121.92mm.     

硅基PZT压电薄膜微传感器的结构设计和实验研究

对硅基锆钛酸铅(PZT)压电薄膜微传感器进行了结构和版图设计.根据MEMS加工工艺和标准硅基IC工艺的特点,获得了硅基PZT压电薄膜微悬臂梁结构系统工艺流程中的关键工艺技术和典型工艺条件.对PZT压电薄膜的制备和微细图形化进行了较为详细的实验研究,最后成功地制备出硅基PZT压电薄膜微传感器样品.这对集成化芯片系统的进一步发展打下了良好的实验基础.     

A Clock Generator for High-Speed High-Resolution Pipelined A/D Converter Zhao Lei(赵磊) , Yang Yintang(杨银堂), Zhu Zhangming(朱樟明), Liu Lianxi(刘帘羲)

A clock generator circuit for a high-speed high-resolution pipelined A/D converter is presented.The circuit is realized by a delay locked loop(DLL),and a new differential structure is used to improve the precision of the charge pump.Meanwhile,a dynamic logic phase detector and a three transistor NAND logic circuit are proposed to reduce the output jitter by improving the steepness of the clock transition.The proposed circuit,designed by SM1C 0.18μm 3.3 V CMOS technology,is used as a clock generator for a 14 bit 100 MS/s pipelined ADC.The simulation results have shown that the duty cycle ranged from 10%to 90%and can be adjusted.The average duty cycle error is less than 1%.The lock-time is only 13 clock cycles.The active area is 0.05 mm2 and power consumption is less than 15 mW.     

利用噪声抵消技术设计低噪声放大器

采用ADS软件设计并仿真了一种应用于WiMax2标准的低噪声放大器。该低噪声放大器基于TSMC 0.13μmCMOS工艺,工作带宽为2.3 GHz~2.7GHz。在电路设计中采用噪声抵消技术降低CMOS管的电流噪声。使用共栅极结构进行输入匹配,使用电容进行输出匹配。偏置电路采用电流镜原理。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在2.3 GHz~2.7GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于1.96dB,增益大于21.8dB,整个电路功耗为9mW。