专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.     

使用SIMD协处理器的高性能声码器

近年来,传统的SOC设计方法已无法跟上数据密集型应用的需求。采用了一种面向应用的设计思路,通过添加定制的协处理器和扩展指令集的方式来加速语音编解码算法。选用可配置的LEON-2 RISC软核,并嵌入特别定制的向量乘累加单元来减少运算密集型模块的计算时间,采用不添加新的IP模块的方法改善性能。实验结果表明,对于大量使用乘累加运算的编解码算法,其加速效果最为明显,运算时间平均减少了45%。目前,整个系统已经在Stratix2 EP2S60C5 FPGA上得到了验证,频率50 MHz。     

一种通用安全协处理器

基于加解密算法中访存频繁、循环执行与其边界和数据运算长度存在一一对应关系的特性,提出一个快速实现多种算法的指令集,其中包括基于该指令集五级流水硬件的实现。从软件和硬件层面上设计并实现一个完整的通用安全协处理器原型系统。实验表明该协处理器具有良好的结构和功能。     

一种专用指令集安全处理器的架构设计与VLSI实现

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计方法,并以包含密码学专用指令的指令集与其对应,使密码算法程序代码密度紧凑、执行效率高.本设计可执行SMS4、AES、SHA-1等算法,并提出一种安全存储方法,提高安全处理器系统的抗攻击能力.     

可重构GrΦstl设计研究及其FPGA实现

GrΦstl是继承MD迭代结构和沿用AES压缩函数的SHA-3候选算法。目前的研究只针对GrΦstl算法的一种或两种参数版本进行实现,并没有针对GrΦstl四种参数版本的设计,缺少灵活性。在分析GrΦstl算法的基础上,采用可重构的设计思想,在FPGA上实现了GrΦstl四种参数版本。实验结果表明,在Xilinx Virtex-5 FPGA平台上,四参数可重构方案的面积为4279 slices,时钟频率为223.32 MHz,与已有的实现方法相比,具有面积小、时钟频率高及灵活性等优点。     

基于专用指令集的椭圆曲线密码协处理器

在分析各种椭圆曲线密码(ECC)算法结构特点的基础上,提取不同算法的典型操作,研究算法操作间的并行性,提出两路模乘与两路模加减实现ECC算法的方案。给出一种基于超长指令字结构的专用指令集密码协处理器的设计方案,并进行指令结构的并行化设计。实验结果显示,该设计能够达到ECC运算处理高效性与灵活性的折中。     

RISC3200的MDS-II指令集扩展

通过利用媒体核心算法评估RISC3200的第一代媒体扩展指令集MDS-I的性能,发现MDS-I存在数据处理效率高但数据供应效率低的特点。基于该原因扩展了用于数据供应的第二代媒体扩展指令集MDS-II。实验结果表明,在扩展媒体指令集后,RISC3200的媒体核心算法的处理性能提高2~5倍左右。     

AES算法的SIMD指令集扩展方法与实现

基于MIPS32 4k系列的处理器架构,提出一种AES算法的SIMD指令集扩展方法,利用处理器流水线对齐级和AES数据访问单元,实现64 bit数据位宽的并行处理操作。对不同实现方式的性能进行比较,结果表明,该方法的加解密运算性能有较大提高,硬件代价相对较小,且具有编程灵活性。     

基于ARM内核的ARM与Thumb混合代码的生成

介绍了嵌入式系统领域中的常用RISC微处理器——ARM处理器的ARM指令集与Thumb指令集，分析了应用程序的ARM代码与Thumb代码的各自的优势与不足，研究了生成高密度、执行效率高的混合代码的方法。     

用于加解密流程控制的协处理器

本文设计与实现了一种专用于加解密流程控制的协处理器．协处理器根据特定的应用需求,自定义了一种精简的8位指令集,同时采用与SoC系统一致的32位数据位宽设计．协处理器采用三级流水线设计,数据旁路的设计解决了流水线中的数据冒险．通过与加解密算法IP联合测试仿真,验证了协处理器能够灵活地完成加解密流程控制工作．通过SMl加密实验,证明了协处理器能够提供较主处理器更好的性能,同时释放大量的主处理器资源,显著提高了SoC的性能．最后DC综合结果显示,该协处理器只占用了很小面积．     

基于加密数据库的高效安全HW-PIR方案

在传统基于硬件的私有信息检索(HW-PIR)方案中,数据库明文记录容易被泄露.为解决该问题,提出基于加密数据库的HW-PIR方案.将数据库记录转化为(0,1)比特流后进行置换,并采用代理重加密算法,实现对密文数据库的查询,从而保证用户的查询隐私不会泄露给数据库服务器,还能防止用户的查询内容与数据库的隐私泄露给安全协处理器及恶意攻击者.效率分析结果表明,该方案的在线查询复杂度为O(1),同时安全处理器预处理阶段的计算量明显降低.     

一种基于虚指令集技术构建快速的可重用的指令集仿真器的方法

指令集仿真器是进行系统体系结构设计与评估、系统软件设计与开发以及进行软、硬件协同开发的有利工具。然而指令集仿真器对目标体系结构具有极大的依赖性,无法跨越多个目标平台工作,这就成了制约它发展的一个重要因素。文章根据DSP处理器的特点,参考传统仿真策略,提出了一种改进后的仿真技术,可以极大地提高仿真器运行效率。在此基础上,又结合虚指令集技术,构建VIS仿真器,改变了传统仿真器只能用于单一处理器的局面,使之能够适用于多款处理器结构。这为指令集仿真器的广泛使用提供了有力的保证。     

16位嵌入式微处理器核的设计及验证

采用自顶向下方法,设计实现16位精简指令集计算机架构的嵌入式微处理器核HEUSoC 1,利用现场可编程门阵列片内的大量存储资源实现双端口存储器及零等待的指令和数据访问,从而保证指令的单周期执行。通过Verilog硬件描述语言实现微处理器核的RTL级描述,编写计算斐波那契数列的测试程序验证了HEUSoC 1的正确性。在Xilinx Spartan 2芯片上的统计结果表明,HEUSoC 1的资源占用率较低,处理器最高频率约为22 MHz,适合于对功耗和性价比要求严格的嵌入式应用领域。     

基于ISS的多处理器嵌入式系统模拟方案

提出一种基于ISS的多处理器嵌入式系统模拟方案。采用基于总线的互连方式,合理利用共享内存机制,解决不同处理器进程间的通信问题。提出全局时钟同步机制,实现对所有处理器单元的调度安排,使各处理器之间保持步调一致。分析表明,该方案能够实现对单个或多个同源或不同源目标代码的模拟与跟踪。     

可重构密码协处理器指令系统的设计方法

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章提出了可重构密码协处理器的指令系统的设计方法,并评估了按照该方法所设计的指令系统的特性。     

基于加速度轨迹图像的手势特征提取与识别

针对手势加速度识别中存在数据维度高、计算量大等问题,提出一种基于加速度轨迹图像的手势NMF特征提取与识别方法。通过Wiimote手柄获取手势动作的加速度信号,经过实时有效手势动作分割后,将加速度数据转换为手势轨迹图像,并用非负矩阵分解对手势加速度轨迹图像提取特征向量,最后构建离散隐马尔科夫模型实现目标手势识别。加速度手势轨迹图像转换及采用非负矩阵分解的特征提取方法将未知手势轨迹特征转换为低维子特征序列,降低了计算复杂度,实验表明,该方法能有效识别手势动作。     

软硬件协同模拟的通信同步算法设计与实现

协同模拟技术是嵌入式系统软硬件协调设计的关键技术之一,它在整个设计过程中对系统起着功能验证和性能预测的作用。采用指令集模拟和硬件事件驱动模拟器相结合的协同模拟技术是一种高效的、低代价的嵌入式系统协同验证方案,但解决指令集模拟器和硬件模拟器之间的同步问题是保证协同模拟正确性和提高模拟效率的关键。文章介绍了一种基于Windowssockets和Lock-step的协同模拟通信同步算法,最后介绍了几种降低通信开销,提高协同模拟效率的方法。     

HINOC系统MAC协处理器的设计与测试

介绍了一种HINOC MAC层硬件加速协处理器的设计方案。首先概述了HINOC MAC层的主要功能,其次描述了MAC协处理器的主要功能、工作流程及实现方案,最后通过搭建测试平台,设计测试方案,验证了该设计能够实现以太网、HIPHY及CPU之间数据的快速搬移,达到减轻CPU处理负荷,提高HINOC端系统业务吞吐能力的预期目标。     

AES算法在ARM核嵌入式系统上的优化实现

通过深入分析AES算法,提出一种一次性生成密钥扩展的高效AES算法实现方案。利用一个事先定义的T表存储列混合和字节替换,使MixColumns变成简单的查表而不是域乘。在S3C2440处理器上实现的实验结果表明,该方案提高了算法的运行速度,并可抵抗线形密码分析的攻击。