一种快速锁定PLL的电荷泵设计

设计了一种减小PLL锁定时间的新型电荷泵.该电荷泵电路由频率到无死区鉴频鉴相器电路(PFD)、电压转换电路(FVC)、电压到电流转换电路(VCC)以及一些逻辑控制电路和高精度低失配电荷泵组成.基于Chartered 0.25 μm CMOS工艺库的Spectre仿真结果,锁相环的锁定时间降低到原来的50%.     

一种电荷泵锁相环频率合成器的设计

基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32～1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5～20MHz,最大周对周抖动仅为50ps(0.8GHz).     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

一种具有上电启动功能的差分环形压控振荡器

设计了一种具有上电启动功能的差分环形压控振荡器(VCO),该电路可作为时钟产生模块应用于SoC中的高速锁相环(PLL)。该VCO采用全差分延迟结构,可更好地抑制来自电源的共模噪声。增加了使控制电压变化可控的上电启动电路,便于控制PLL中环路开启次序,缩短PLL锁定时间,为延迟单元提供适当的初始偏置和起振条件。基于GF 28 nm标准CMOS工艺进行电路设计、仿真和版图设计。仿真结果表明,该VCO具有良好的起振可靠性和稳定性,输出频率调谐范围为0.65~3.9 GHz。在1 V电源电压、1.625 GHz中心频率时,相位噪声为-80.44 dBc/Hz@1 MHz,功耗为6.6 mW。应用该VCO的PLL的测试结果表明,锁定时间为1.6 μs,频率调谐范围和锁定时间均优于对比文献。     

一种基于锁相环的COT开关频率锁定技术

提出了一种可以在宽频范围内控制恒定导通时间(COT)电流模环路开关频率的锁相环(PLL)电路.电路采用经典电荷泵锁相结构,针对传统COT锁频方案中瞬态频率锁定速度和频率锁定精度性能无法兼顾的问题,通过一个由三极管构成的电流乘法计算单元引入PLL控制和输入电压前馈信息改变计时电容的充电电流,控制开关频率,保证了电路的锁频速度和精度.此外,锁相环的环路参数在宽电压变化范围内不发生变化,简化了频率补偿网络的设计.采用0.25 μm 60 V双极型-CMOS-DMOS (BCD)工艺对电路进行了仿真和流片,芯片面积为2.83 mm2.结果表明,该电路在200 kHz～1.8 MHz的开关频率内均可以实现良好的频率锁定功能,开关频率的波动幅度小于0.2 kHz,验证了设计的正确性.     

一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

一种低抖动电荷泵锁相环频率合成器

设计一种低抖动电荷泵锁相环频率合成器,输出频率为400 MHz~1 GHz。电路采用电流型电荷泵自举结构消除电荷共享效应,同时实现可编程多种输出电流值。通过具体的频率范围来选择使用的VCO,获得更小的锁相环相位抖动。电路采用0.13μm 1.2 V CMOS工艺,芯片面积为0.6 mm×0.5 mm。Hsim后仿真结果显示当输出频率为1 GHz时,锁相环频率合成器的锁定时间为4.5μs,功耗为19.6 mW,最大周对周抖动为11 ps。     

2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm.     

一种宽动态范围低失配的电荷泵

采用TSMC 0.18 μm混合CMOS工艺,设计了一种应用在GNSS接收机中低杂散锁相环(PLL)的宽动态范围低失配电荷泵。分析了电荷泵非理想因素和压控振荡器(VCO)调谐增益对参考杂散的影响,发现提高电荷泵电流匹配精度和减小VCO调谐增益均可有效抑制锁相环的参考杂散。采用加负反馈的源极开关型电荷泵,以实现电荷泵充放电电流的精确匹配。利用电荷泵输出电压来控制运算放大器的不同输出支路,以拓宽电荷泵的输出电压动态范围,从而降低PLL输出频率范围对VCO调谐增益的要求。仿真结果表明,当电源电压为1.8 V、电荷泵电流为100 μA时,可以实现充放电电流精确匹配,输出电压范围达到0.02~1.78 V,参考杂散为-66.3 dBc。     

一种低功耗倍频延迟锁相环设计

多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%).     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

一种UHF频段小数分频频率综合器设计与实现

基于130 nm CMOS工艺设计了一款特高频(UHF)频段的锁相环型小数分频频率综合器.电感电容式压控振荡器(LC VCO)片外调谐电感总值为2 nH时,其输出频率范围为1.06～1.24 GHz,调节调谐电感拓宽了频率输出范围,并利用开关电容阵列减小了压控振荡器的增益.使用电荷泵补偿电流优化了频率综合器的线性度与带内相位噪声.此外对电荷泵进行适当改进,确保了环路的稳定.测试结果表明,通过调节电荷泵补偿电流,频率综合器的带内相位噪声可优化3 dB以上,中心频率为1.12 GHz时,在1 kHz频偏处的带内相位噪声和1 MHz频偏处的带外相位噪声分别为-92.3和-120.9 dBc/Hz.最小频率分辨率为3 Hz,功耗为19.2 mW.     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

A 200 MHz-to-1.4 GHz fast-locking pulse width control loop

In this article, we propose a wide frequency range low lock time pulse width control loop (PWCL) circuit. The control stage of the PWCL with proposed frequency selection block can increase its output charge/discharge current at high frequency clocks. Therefore, narrow pulses can be generated at the output of this stage, which leads to the enhancement of the frequency range. Lock time of the circuit is also reduced, owing to the use of optimised second-order passive lead–lag loop filters instead of conventional loop filters. A 0.18-µm CMOS technology and 1.8-V supply voltage are used to verify the operation of the circuit. The simulation results show that the acceptable frequency range is from 200 MHz to 1.4 GHz, while maximum lock time of the circuit at this frequency range is about 580 ns. The proposed PWCL consumes 1 mW of power at 1.4 GHz.     

基于级联式偏置锁相环的低相噪宽带频率合成器*

为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz ~5GHz 的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。     

Phase-locked loop with dual phase frequency detectors for high-frequency operation and fast acquisition

The sequential phase frequency detector (PFD) has an unlimited error detection range and the precharge PFD has one and a half times better resolution performance than the sequential PFD. Therefore, by selective operation of the appropriate PFD connected to the well-adjusted charge pump, an unlimited error detection range, a high-frequency operation, and a higher speed lock-up time can be achieved. In this paper, we propose a phase-locked loop (PLL) with dual PFDs in which advantages of both PFDs can be combined. This structure can improve the tradeoff between acquisition behavior and locked behavior.     

Short locking time and low jitter phase-locked loop based on slope charge pump control

A novel structure of a phase-locked loop(PLL) characterized by a short locking time and low jitter is presented,which is realized by generating a linear slope charge pump current dependent on monitoring the output of the phase frequency detector(PFD) to implement adaptive bandwidth control.This improved PLL is created by utilizing a fast start-up circuit and a slope current control on a conventional charge pump PLL.First,the fast start-up circuit is enabled to achieve fast pre-charging to the loop filter...     

高性能电荷泵电路的设计

针对常用的电荷泵电路存在的电荷泄漏和充放电流失配等不利因素，设计了一种全差分高精度电荷泵，降低了锁相环（PLL）的相位偏差。     

一种集成在DC DC芯片中的电荷泵锁相环设计

设计了一种集成在DC DC芯片中的电荷泵锁相环。其中鉴频鉴相器(PFD)在传统的D触发器结构的基础上增加了复位延迟电路的延迟时间,减小了鉴相“死区”;电荷泵采用充放电电流对称的源极开关结构,解决了电流失配和电荷注入作用的影响;另外,设计了一种可编程的由D触发器构成的分频器电路。基于CMOS工艺,采用Cadence仿真软件对其进行仿真,结果表明该电荷泵锁相环在锁定时间、频率范围、相位抖动等方面均达到了指定的性能需求,且工作特性较好。其性能指标是：电源电压2.4 V,频率调节范围250～750 kHz,锁定时间＜50 μs,相位抖动＜30 ns。