具有两块非对称接地面的高紧凑型超宽带天线

针对超宽带无线通信的应用,提出了一种新颖的具有两块非对称接地面结构的紧凑型超宽带(Ultra-Wideband,UWB)天线.本设计采用半椭圆辐射单元和两块非对称接地平面结构,以获得较宽的工作频率和较小的几何尺寸.对影响天线性能的主要几何参数进行了研究和优化并对所设计天线进行了加工制作与测量.测试结果表明:反射系数S11小于-10 dB时,所设计天线的工作频率覆盖3～12 GHz的范围,满足标准UWB带宽(3.1～10.6 GHz)的要求,且平均增益达到4.5 dBi天线具有较小的几何尺寸,仅为14 mm×18 mm=252 mm2.     

一种适用于心电信号检测的高阶连续时间OTA-C滤波器设计

提出一种适合心电信号（ECG）检测的OTA-C滤波器。为了达到低功耗、低截止频率、高直流增益、高阻带衰减、低谐波失真的目的,滤波器采用五阶巴特沃斯全差分低通滤波结构和高增益的两级单端输出OTA,其中OTA电路采用亚阈值区驱动、电流分流和源极负反馈等技术。采用SMIC 0.18-μm 1P6M CMOS工艺进行电路、版图设计及优化。仿真结果表明,滤波器在静态功耗为17.6 μW,截止频率为240 Hz,直流增益为-6 dB,阻带衰减为120 dB每十倍频,三次谐波失真小于-62 dB@ 400 mV,适合应用于心电信号检测模拟前端。     

一种超宽线性范围低通带衰减的OTA-C心电信号滤波器设计

介绍了一种基于全差分运算跨导放大器（OTA）的超宽线性范围低通带衰减的五阶Butterworth低通滤波器。该滤波器主要应用于可穿戴式无线体域网的UWB健康监护与遥测系统。为了提高OTA-C滤波器线性范围,对典型小跨导电路的源极负反馈结构进行了改进,并将共源共栅结构作为OTA的输出级以减少滤波器的通带衰减。为了适应生物医学芯片的低功耗特性,基于OTA结构的电路工作在亚阈值区。电路基于SMIC 0.18-μm CMOS工艺进行设计并流片。测试结果表明,滤波器的通带衰减仅为6.2dB,-3-dB频率为276 Hz;对于输入100 Hz、0.8 VPP的正弦信号,该滤波器的总谐波失真（THD）为56.8 dB。利用该滤波器对含有噪声干扰的ECG信号进行滤波, 结果证明了该滤波器能有效地滤除噪声干扰。     

一种自偏置高效率CMOS超高频整流电路的设计

基于SMIC 0.18μm 1P6M标准CMOS工艺,设计并实现了一种低成本、高效率的超高频整流电路.该设计采用直流偏置电路和驱动电路对整流管的阈值电压进行补偿,消除了标准CMOS工艺阈值电压对整流电路效率的不利影响.在版图后仿真下,当输入915MHz,340mV的射频信号时,整流电路的输出电压为2.646V,启动时间为60μs,总体效率高达43.8%,整个电路版图面积为910μm×600μm.     

无线数据传输的TTIB信号处理器的建模与实现

在多径传播信道中,因多径衰落导致的随机相位和幅度干扰会影响信号的接收效果,并且接收机和发射机都需要精确的频率参考,在此基础上发展起来的透明带内导音(TTIB)技术可以满足抗多径衰落与克服频率漂移的要求。以往的TTIB处理大多是利用DSP芯片来实现的,而本文对用FPGA这一新的方法来实现TTIB处理进行了探讨,并在EDA平台上理论地实现了THB的处理．从而说明基于FPGA平台也能有效地实现TTIB处理,并且在速度、灵活性以及成本上都具有优势。     

基于FPGA的数字存储系统硬件设计

数字存储器可以完成数据采集、数据存储等功能,具有很广泛的应用前景。论述了以Altera高性能FPGA-EPC3C40F484I7为核心处理器的高速信号数字存储系统的硬件设计原理以及基于FPGA的数字存储系统硬件设计实现技术。详细阐述了系统架构以及各功能模块,给出了各模块硬件外围接口的连接图,重点分析了DDR2接口电路设计中的几个关键问题,并结合实际设计中遇到的问题给出了解决方法。该数字存储系统可以用于高速宽频信号的存储等方面。     

基于802．11a标准的5GHz振荡器设计

介绍了一种全集成的LC压控振荡器（VCO）的设计。该振荡器的中心频率为5．25GHz,电源电压为1．8V,工作在802．11a标准下,采用0．18μmCMOS工艺实现。仿真结果表明。VCO的相位噪声在偏离中心频率1MHz时达到-121dBc／Hz,调谐范围达到31％,输出电压峰峰值为830mV,有良好的线性纯度。     

基于FPGA实现协议转换的数字通信

数字通信中,常用的通信协议有同步协议和异步协议.PC的通信协议都是异步协议,这种协议难以达到高速、大容量的要求.如果PC之间要求传输速率、效率较高,或者外围接口只能采用同步方式与PC通信,异步协议显然不可行的.针对上述问题,文章应用Verilog HDL语言,结合有限状态机的设计方法,制定同步传输协议,基于FPGA器件成功进行了发端异步/同步传输,收端同步/异步传输的理论仿真.该方法为高速大容量传输提供了一种新的解决方案.     

54Mb/s NRZ时钟数据恢复电路的设计与实现

提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%,满足设计要求。     

适用于能量收集系统的低功耗迟滞比较器

根据微弱能量收集系统的应用需要,设计了一种宽电压范围的折叠式低电压、低功耗迟滞比较器。在比较器输入级、输出级分别利用偏置电路和内部节点对尾电流管进行偏置,实现了根据现场工作电压的变化自动调节尾电流,达到降低功耗、加快输出响应速度的目的。基于0.18 μm CMOS工艺进行设计。仿真结果表明,该比较器在0.8~1.2 V电源电压范围内正常工作,迟滞电压在15~70 mV范围内可调,最低功耗为0.15 μW。