时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术，从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小，尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

ohonen神经网络在时延驱动布局听应用

本文提出一个基于Ｋｏｈｏｎｅｎ自组织神经网络的以关键路径时延最小为优化目标的时延我动布局算法，算法的关键是建立面向线网的样本矢量，与面向单元的样本矢量相比，面向一网的样本矢量不仅可以直接处理多端线网，而且地延信息，实验结果表明，审一种有效的方法。     

优化时延与拥挤度的增量式布局算法

提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10%.     

优化时延与拥挤度的增量式布局算法

提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10 % .     

一种基于时延配置表的FPGA静态时序分析算法

为减小现场可编程门阵列(FPGA)关键路径的延时误差,提出一种基于时延配置表的静态时序分析算法。算法建立了一种基于单元延时与互连线延时配置表的时延模型。该模型考虑了工艺角变化对延时参数的影响,同时在时序分析过程中,通过分析路径始节点与终节点的时钟关系,实现了复杂多时钟域下的路径搜索与延时计算。实验结果表明,与公认的基于查找表的项目评估技术(PERT)算法和VTR算法相比,关键路径延时的相对误差平均减少了8.58%和6.32%,而运行时间平均仅增加了19.96%和9.59%。     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

Kohonen神经网络在时延驱动布局中的应用

本文提出一个基于Kohonen自组织神经网络的以关键路径时延最小为优化目标的时延驱动布局算法。算法的关键是建立面向线网的样本矢量。与面向单元的样本矢量相比,面向线网的样本矢量不仅可以直接处理多端线网,而且能够描述时延信息。实验结果表明,这是一种有效的方法。     

砷化镓超高速集成电路布线设计——基于门阵的宏元胞方式

文章研究了在ＧａＡｓ工艺，双层金属布线，基于门阵的宏元胞模式下，采用时间驱动算法布局设计（ＴｉｍｉｎｇＤｒｉｖｅｎＰｌａｃｅｍｅｎｔ）的布线算法，算法以芯片性能得到最大限度的改善，包括芯片关键路径时延最短，互连线总长最短，最长互连线最甜，布线密度均匀等为目标，从而达到超高速的目的。     

微电子学、集成电路

TN4 2004050515优化时延与拥挤度的增t式布局算法/李卓远,吴为民,洪先龙(清华大学)”半导体学报一2 004,25(2)一158一164提出了一种优化时延的增量式布局算法,该算法根据时延分析的结果在迭代求解的过程中动态调整线网权值.在此基础上,提出了三种同时优化时延和拥挤度的多目标优化的布局算法,在满足时延和拥挤度约束的前提下对关键路径上的单元进行位置调整.实验结果表明该算法能够有效地提高芯片速度并降低走线拥挤.对于优化线长得到的布局方案,最长路径上的时延值在增量式布局之后能够降低10%图3表3参15(木)的散射参数解析表达式,给出了…     

时延驱动的VLSI版图规划算法

本文提出了时延驱动布图规划的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运算非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延。结果表明，这是一种有效的优化版图时延的方法。     

考虑信号上升/下降时间的IC关键路径算法

关键路径问题是数字集成电路静态时序分析中最重要的问题之一。关键路径查找的基本拓扑算法由于没有考虑输入信号上升／下降时间(slew)，在实践中证明并不是完全正确的。文章提出了改进的算法，保证了关键路径查找在考虑信号slew以后的正确性。该算法具有很强的实用性，对从基本拓扑算法发展而来的其他关键路径查找算法也有重要的参考价值。     

混合模式下详细布局算法的时延优化策略

在集成电路物理设计中,布局是提升电路时延性能的关键阶段。对混合单元模式的详细布局采取二段式的时延优化策略,以此提高布局质量。在合法化阶段,代价函数中采用增加时延权重因子的方法来调整单元的移动策略,使单元分布更有利于时延。在优化阶段,对关键路径上单元的位置进行评价,试探性地对这些单元进行位置微调,在减少关键路径时延的同时避免对布局产生大的扰动,进一步优化了时延。实验结果表明,二段式时延优化策略能够在线长代价较小的情况下有效地提升电路性能。     

一种基于敏感度的时延驱动快速布局算法

 本文提出了一种基于敏感度的时延驱动的快速布局算法.该算法在解方程和单元扩散这两个阶段同时优化关键线网时延.其中基于敏感度的线网权重模型用于解方程阶段,基于关键路径的启发式单元优化算法用于单元扩散阶段.静态时延分析工具Astro分析结果表明:与FastPlace相比,最小负松弛量(worst negative slack)平均提高了25.82%,负松弛量总和(total negative slack)平均提高了20.53%,同时总线长仅平均增加3.14%且运行时间没有明显增加.     

动态可重构FPGA布局算法

SRAM(Static Random Access Memory)型FPGA凭借其动态结构调整的灵活性等特点, 被广泛应用于工业领域。针对动态可重构功能单元的布局问题, 分析了模拟退火解决方案的局限性, 提出了基于电路分层划分和时延驱动的在线布局算法。算法首先按最小分割原则将电路划分为一定数目的层, 然后按自顶向下的原则在芯片的每一层中布局划分出的层, 同时保证电路关键路径的延时最小。实验结果表明, 所述算法在时延、线长和运行时间方面均优于VPR算法。     

定时分析软件Crystal的应用

本文主要介绍了一种新型的大规模集成电路设计中的定时分析软件Crystal及其为寻找关键路径提供附加信息的几条命令，讨论了它在组合电路、时钟电路中的应用，给出了时延分析中的基本的时延计算法－RC法和斜率法及几例Crystal使用实例、指出了该软件使用过程中的优缺点。     

基于AOE网络的关键路径方法研究

提出了一种基于AOE网路的关键路径算法。关键路径算法可以有效的降低工程时间和成本费用。该方法在确定关键路径，解决多源点多汇点问题。使基于AOE网的工程计划完成时间估算在实际项目管理中得到更广泛的应用。     

一种基于高阶谱的广义相位数据时延估计算法

为改善高阶谱相位数据时延估计算法的性能，研究了一种基于高阶谱的广义相位数据时延估计算法。该算法采用基于双谱的相干函数在高阶谱域对相位数据进行加权和加窗处理，以提高时延估计精度。最后用实测的直升机噪声信号进行了仿真，对各种相位数据时延估计算法性能进行了比较，验证了新算法的有效性。     

考虑多输入跳变的STA伪关键路径识别算法

通过在当前静态时序分析(STA)中引入多输入跳变(MIT)参数库和布尔可满足方法,提出了一种考虑多输入跳变的静态时序分析伪关键路径识别算法。实验结果表明,与传统的静态时序分析算法相比,该算法能识别50%的伪关键路径,并且真实关键路径延时平均减少14.67%,提高了真实关键路径延时边界预估的精确性。     

基于RLC模型的树形互连线时延估算

文章给出了基于RLC模型的树形互连线50％时延的估算公式。这里给出的算法精度较高(与SPICE仿真结果的误差在10％以内)，而且具有与Elmore时延相同的算法复杂度。该算法基于RLC模型，可以得到各种不同的阻尼响应，包括欠阻尼振荡，而Elmore时延只能反应呈单调变化的过阻尼响应。因此，该算法对阻尼响应的估算精度高于Elmore时延，而其相当的计算开销(算法复杂度)使它可以应用于Elmore时延使用的各个领域。     

CDMA系统MMSE时延估计算法改进研究

在分析传统MMSE时延估计算法的基础上，从最优匹配的角度对传统算法进行了改进。改进算法通过对用户扩频序列延迟混叠向量进行分段估计、分段匹配滤波以及最优合并，解决了传统算法中由于幅度不匹配对估计性能造成的影响。理论分析和仿真结果表明，改进后的算法性能优于传统MMSE时延估计算法，具有更好的捕获多径、抑制远近效应的能力，更高的时延估计精度。