高速多级时钟网布线

提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 .实验证明 ,与将缓冲器插入和布局作为后处理步骤相比 ,缓冲器预先插入和布局在很大程度上避免了布线的盲目性 ,并能更加有效地实现各时钟子树的延迟和负载的平衡 .     

嵌入式Flash读取加速技术及实现

为了解决低成本和低功耗应用中的嵌入式Flash读取速度问题,提出多种基于缓存结构的嵌入式Flash读取加速技术及实现,包括低频快速访问技术、回填隐藏技术和改进型关键字优先预取策略,以及具有自适应预取功能的缓存锁定技术、预查找技术等,在提高Flash读取性能的同时,保持较低的功耗.仿真实验证明:在占用资源(缓存容量)较少,频率较低(用于部分低功耗应用)的环境下,这些技术的应用使加速控制器的加速性能与传统的2路组相联缓存相比得到了明显的提升,同时加速控制器中读加速单元的动态功耗与传统2路组相联缓存相比显著降低     

一种用于降低版图复杂度的新的反向光刻算法

随着光刻系统被驱动用来生产65nm以下的器件时,反向光刻技术（ILT）的应用前景变得越来越广阔。不过,采用反向光刻技术得到的版图通常很难制造,限制了反向光刻技术的使用领域。在这篇文章里提出了一个新的复杂度惩罚项,文章里面称为全局小波惩罚项。通过在版图上进行了四个独特的小波变换,之后选择了一个版图高频成分含量最高的方向作为优化的小波变换方向,全局小波惩罚项对于版图的高频分量能进行更加深入的分析。在这之后,文章中提出了一个新的基于梯度法的反向光刻算法,新算法里面通过将全局小波惩罚项作为它的第一阶段复杂度惩罚项,能更好的降低版图复杂度。实验证明,基于90nm的光学条件和三个典型的65nm的flash阵列版图,相比于采用文章中称为局部小波惩罚项作为复杂度惩罚项的梯度算法,新算法得到的三个版图结果,总的顶点数目分别下降了12.89%,12.63%和12.64%,与此同时精确度保持在同一个水平上。     

基于神经网络的重构指令预取机制及其可扩展架构

针对动态可重构处理器的配置信息加载延时,提出了一种基于神经网络的可扩展的重构指令预取机制.增加感受器的历史指令信息,并结合感受器权重构建新型的感受器模型,通过权重与历史指令信息的协同训练学习重构指令调用规律.在处理器运行过程中,提前完成对后续重构指令的预测及配置信息的预取,隐藏指令重构成本.进一步提出了本方法的可扩展实现框架,神经网络的学习结果作为重构指令的关联信息,被移至内存并分布式存储.在重构指令预取时,完成对神经网络学习信息的加载.实验结果表明,该方法对重构指令的预测准确率达91%,综合性能平均提升40%.     

CMOS单元版图生成算法综述

基于库单元的ASIC设计方法对单元版图自动生成工具提出了很高的要求。CMOS单元版图生成可分成MOS管布局、单元内布线和版图压缩三步。文章从不同的单元版图布图样式出发,综述布局、布线及压缩算法的发展现状,具体介绍几个单元版图生成系统,最后指出了该研究领域存在的问题。     

MARS:一个通用多层区域布线算法

提出一个 VL SI多层区域详细布线算法 ,算法使用模拟进化技术进行拆线重布线 ,对单个线网则使用改进型多层迷宫算法进行布线。     

嵌入式存储器内建自测试的原理及实现

随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。     

通用多层区域布线算法

文中提出了一种多用途的ＶＬＳＩ多层区域详细布线算法，该算法使用模拟进化技术进行拆线重布线，对单一网使用改进型多层迷宫算法进行布线。实验结果证明，运算法能得到较好的布线。     

一种高精度动态CMOS比较器的设计与研制

比较器的设计对于A／D、D／A转换器的精度至关重要。为满足14位高分辨率A／D转换器的需要，设计了一种高精度动态CMOS比较器，采用二级差分比较和一级动态正反馈latch结构实现了高比较精度。预增益和Latch级的应用降低了功耗。设计中充分考虑了工艺离散性和使用环境温度与电源变化的影响，保证了成品率和电路在变化工作环境下性能指标的实现。仿真结果表明，设计的高速动态比较器LSB（Least Significant Bit）为±0．15mV，输入动态范围为VSS-VDD（VSS为地电压，VDD为电源电压），相应于14位比较精度。功耗6．28mW，工作频率3．6MHz。电路用0．6μm双层金属、双层多晶硅CMOS工艺实现。     

具有快速动态响应的高稳定性电流型降压DC-DC转换器

提出了一种高稳定性的电流型DC-DC转换器.首先应用一种新型的电流型转换器的模型推导了控制环路的增益表达式,在分析其环路增益的基础上,提出了一种新颖的控制环路频率补偿的方法,从而使转换器的稳定性不受负载电流和电源电压变化的影响.其次应用这种新的频率补偿方法,使用0.5μm-CMOS工艺设计了一种电流模式的降压型转换器.仿真结果表明,该稳压器具有高度的稳定特性,其稳定性与负载和电源电压无关.并且由于这种新的频率补偿为环路提供了极高的带宽,所以该转换器具有优异的动态响应.其提供的全负载瞬态响应的建立时间小于5μs,过冲电压小于30mV.