排序方式: 共有316条查询结果,搜索用时 46 毫秒
41.
42.
43.
为了将时钟门控技术应用于时序容错系统中,提出具备时序错误检测与自纠正能力的时钟门控单元.该单元通过监测内部虚拟节点电压变化,得到数据晚到信息;利用该监测信息可以重新打开时钟树网络,完成时钟被错误关断情形的当前周期自主现场纠错.给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析,讨论与之对应的纠错方案选择策略.基于SMIC 40 nm LL工艺库,仅新增12个额外的晶体管实现该单元,从原理图和版图2个层面,对其在宽电压工作下的容错能力进行分析验证,并给出集成到系统设计时所需的时序检查方法.将该单元应用于一款商用处理器C-SKY CK802物理设计中,实验结果表明系统能效相对于传统设计提高了64.7%,而时钟树功耗相对于现有的容错设计下降了32%. 相似文献
44.
随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化. 相似文献
45.
46.
基于概率解释的互连线时延模型具有效率高,实现简单,估计准确等特点,在亚100纳米工艺IC设计及验证中具有较好的应用前景.基于概率解释的互连线时延模型往往需要大量的查表计算,对效率及计算精度都存在一定的影响,而且有些模型不能进行Slew的估计.本文提出了一种基于BS统计分布的互连线时延模型,完全避免了查表运算而且可直接用于Slew估计.90纳米工艺TCAD仿真实验结果表明,该模型在效率、精度、实现难易程度等方面具有一定的优势,对亚100纳米VLSI静态时序分析及相关EDA工具开发也有一定的参考价值. 相似文献
47.
This paper presents a high dimming ratio light emitting diode (LED) drive controller chip with digital mode dimming (DMD). The chip is composed of a boost power converter and a dimming control block. A novel constant on time (COT) control strategy is proposed for boost converter to achieve high dimming ratio. In addition, a fast enough load transient response of the converter power stage ensures its high dimming ratio. The COT control circuit operates mainly based on two current-capacitor timers and a finite state machine (FSM). The LED drive con-troller chip is designed and fabricated in 1.5μm bipolar CMOS-DMOS (BCD) process with a die area of 1.31 × 1.43 mm2. Experimental results show that the proposed LED drive system works well. And, as expected, the minimum LED dimming on time of 1.0μs and the corresponding dimming ratio of 1000 : 1 at 1 kHz dimming frequency are successfully achieved. 相似文献
48.
49.
提出了一种输出电流可达750mA,脉宽调制(PWM)和变频调制(PFM)双模式控制的,高效率、高稳定性直流-直流降压转换器.该转换器在负载电流大于80mA时,采用开关频率为1MHz的PWM工作模式;在负载电流小于80mA时,采用开关频率减小和静态电流降低的PFM工作模式,实现了在整个负载电流变化范围(0.02~750mA)内,转换器均保持高效率.而且采用一种快速响应的电压模式控制结构,达到了优异的线性和负载调整特性.芯片采用CSMC公司0.5μm CMOS 2P3M混合信号工艺物理实现.测试结果表明,该电路可根据负载的变化在PWM和PFM模式下自动切换.最大转换效率达96.5%;当负载电流为0.02mA时,转换效率大于55%.该芯片特别适合电池供电的移动系统使用. 相似文献
50.
提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz. 相似文献