一种相位开关型分频器电路的噪声分析

介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程中,针对此电路的相位开关结构,提出了一些改进其噪声性能的方法。最后用仿真结果进行分析验证,仿真结果和理论相符合。     

用于混合信号处理器的嵌入式MCU系统

介绍一种用于混合信号处理器的嵌入式微控制器(MCU)系统。针对系统可重构的要求,采用将存储在片外EEPROM中的指令存取到片内指令SRAM中的方法,由MCU系统读取指令并执行所需要的操作。经过SMIC 0.18 µm CMOS混合信号工艺流片,芯片面积为 1.06 mm2,工作电源电压为1.8 V。测试结果表明,该系统能正确执行指令,产生符合SPI总线协议的数据对处理器进行配置,完成所需要的功能。     

蝶形运动估计算法及其VLSI实现

视频技术发展要求更高速,更利于硬件实现的运动估计算法.提出了一种蝶形运动估计算法,该算法采用蝶形搜索模板、快速截止技术和运动向量预测技术.该算法较钻石搜索算法提速43.26%-80%,并且图像质量更好.同时,本文采用加法树和片内并行存储器,构建该算法的VLSI实现结构.通过两种数据映射方法(拉丁方映射和4×4块映射),该结构不但解决了快速搜索算法的数据不规则性难题,并且节省了带宽.当系统时钟为27MHz,数据总线为16位,外部存储器带宽要求仅为4.57Mbit/s.比较其它硬件实现结构,该结构采用了更少的处理单元数,更小的缓存单元,但却获得更快的速度和更高的灵活性.     

基于优化的、层次式的数/模转换器自动综合

本文介绍了一种基于优化的、层次式的Ｄ／Ａ转换器自动综合方法,该方法根据 本性能要求首先确定对各单元电路的性能要求,再由这些性能要求驱动相应的单元电路综合模块进行单元电路的综合。最后采用一个自下而上的过程难证所产生的Ｄ／Ａ转换器的性能,在两个综合欠上,利用多维下降单纯形优化算法进行优化求解。     

一种100dB输出动态范围的1.5bit功率数模转换器

介绍了一种1.5bit的双声道过采样数模转换器.它把过采样数模转换器和D类功率放大器这两部分集成在一起,不需要额外的低通滤波器即可直接驱动耳机扬声器等语音设备.它无需消耗直流功耗,对于常用的8Ω扬声器负载,其最大输出功率可达436mW,输出动态范围大于100dB.该电路采用TSMC 0.18μm工艺实现.芯片面积为0.28mm2,其中数字电路的电源电压为1.8V,D类功率放大器的电源电压为3.3V.     

窄带射频接收系统中带通Σ-Δ调制器的设计

设计了一种适用于无线窄带射频接收系统的带通Σ-Δ调制器,并将其成功集成于一个无线射频收发芯片之中.该调制器采用0.35 μm CMOS工艺实现,采用斩波-稳零,动态元件匹配,以及正交采样等技术,提高系统的信噪比,并解决通道间失配的问题.模拟结果表明,该电路在30 kHz带宽内,信噪比为83.4 dB,而两个通道消耗的总电流仅为1 mA.     

一种采用斩波稳零技术的16位,96kHz带宽Σ-Δ AD转换器

介绍了一个16位精度Σ-Δ型模拟数字转换器.它由一个模拟的调制器和一个数字降采样滤波器组成.调制器采用了传统的单环两阶的结构,在第一阶调制器中采用了斩波稳零技术来消除电路的闪烁噪声.数字的降采样器包括多相梳状滤波器和波数字滤波器,功耗低,面积小.实验结果表明转换器获得了92dB的动态范围和96kHz的带宽.整个芯片由0.18μm六层金属CMOS工艺制造,芯片面积为2.68mm2,功率消耗仅为15.5mW.     

一种全差分的高速CMOS运算跨导放大器(OTA)的优化设计

全差分高速CMOS运算跨导放大器由一个折叠-级联输入级和一个共源输出增益级构成，并采用Cascode补偿技术．在对运算跨导放大器的性能做了详细的分析后，设计出一个采用单纯形优化算法的优化程序，它能够快速地设计出满足指标的运算跨导放大器．最后给出了一个设计实例．     

一种采用交错耦合VCO和高速前置分频器的频率合成器

文章提出了一种采用延迟单元交错耦合压控振荡器（VCO）和高速双系数前置分频器的锁相环（PLL）频率合成器设计方法。采用0．25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1．4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3．3％／V。     

一种带可配置插值滤波器的14-Bit 1-GS/s 数模转换器

A programmable 14-bit 1-GS/s current-steering digital-to-analog converter is presented.It features a selectable interpolation rate(2x/4x/8x) with a programmable interpolation filter.To improve the high-frequency performance,a "fast switching" technique that adds additional biasing to the current-switch is adopted.The datadependent clock loading effect is also minimized with an improved switch control by using a double latch.This DAC is implemented in 65 nra CMOS technology with an active area of 1.56 mm~2.The measured SFDRs are 70.05 dB at 250 MS/s for 120.65 MHz input sine-wave signal and 64.24 dB at 960 MS/s for 56.3 MHz input sine-wave signal,respectively.