基于RSM和均匀试验的IC成品率设计方法

本文给出了一种基于均匀试验设计的响应表面模型，同时得到该模型在VLSI集成电路参数成品率中的优化方法。本方法首先对电路的关键参数进行扫描，确定满足电路基本性能时的参数变化范围。在此范围内，可对电路参数进行以数论方法为基础的均匀试验设计和建立响应表面。对拟合得到的响应表面模型进行CV拟合检验，求出最佳的电路设汁值。本方法适用于集成电路的工艺、器件和电路级的模拟。     

VLSI成品率预测与仿真

本文建立ＩＣ光刻工艺相关缺陷计算模型和基于Ｍｏｎｔｅ Ｃａｒｌｏ统计成品率计算模型。阐述了集成电路功能优品率仿真系统ＸＤ－ＹＥＳ实现，讨论了应用ＸＤ－ＹＥＳ实现的功能成品率设计，并给出该系统实用性验证。研究分析表明，其结果与实际结果符合很好。     

基于子单元级冗余的VLSI成品率优化设计方法

利用最优化思想描述子单元级冗余的最优分配模型，用遗传算法给了全局最优解。该模型中考虑了影响成品率的两个因素：缺陷的平均密度和支撑电路的面积占单元总面积的比率δ，通过实例分析得到，在D保持不变时最优冗余分配数随δ的增加在减少，单元的成品率随δ的增加在下降；在δ保持不变时最优冗余分配数随D的增加而增加，单元的成品率随D的增加在下降。     

基于关键面积的冗余集成电路成品率分析

利用关键面积的思想分析了冗余电路的成品率,并给出了其计算模型.实例模拟表明,与传统的成品率分析方法相比,该模型预测IC成品率具有更高的精度.     

VLSI集成电路参数成品率及优化研究进展

VLSI的参数成品率是与制造成本和电路特性紧密相关的一个重要因素，随着集成电路(IC)进入超深亚微米发展阶段，芯片工作速度不断增加，集成度和复杂度提高，而工艺容差减小的速度跟不上这种变化，因此参数成品率的研究越来越重要．本文系统地讨论了参数成品率的模型和设计技术研究进展，分析不同技术的特点和局限性．最后提出了超深亚微米(VDSM)阶段参数成品率设计和成品率增强面临的主要问题及发展方向．     

基于网络处理的多核共享SDRAM控制器

设计一种基于网络处理的多核共享SDRAM控制器,提出分层优先级仲裁算法以提高多核访问共享内存的效率,针对IP包处理特点,给出一种基于指令控制的块数据传输机制来缩短IP包的读写延迟。在FPGA平台上进行验证,结果表明,当处理长度为64 Byte的IP包时,SDRAM控制器的读写效率能提高55%以上。     

具有冗余设计的铜互连线电迁移可靠性评估

铜互连的电迁移可靠性与晶粒结构、几何结构、制造工艺以及介质材料等因素有着密切的关系。分别试制了末端有一定延伸的互连线冗余结构设计的样品,以及无冗余结构的互连线样品,并对样品进行了失效加速测试。测试结果显示,采用冗余结构设计的互连线失效时间更长,具有更好的抗电迁移可靠性。对冗余结构的失效模式进行了讨论,并结合互连线的制造工艺,指出采用冗余结构设计的互连线可以在有效改善互连线的电迁移特性,而且不会引入其他影响可靠性的因素,是一种有效提高铜互连电迁移可靠性的方法。     

集成电路关键面积研究方法的发展与挑战

研究方法进行了综述与分析,讨论了Monte Carlo方法、多边形算子方法、Voronoi图方法的优缺点;对亚波长光刻阶段关键面积研究面临的挑战进行了分析与探讨.     

S波段六位高精度移相器设计

采用0.25μm GaAs高电子迁移率晶体管(HEMT)工艺设计了一款六位S波段数字移相器．移相器采用高低通和全通网络结构,运用了提高相位精度和抑制级联散射的方法．移相器在0°～360°相位范围内以5.625°步进,在2.1～2.7GHz频率范围内,最小相位均方根误差仅为1.13°．频带范围内插入损耗小于6.3dB,幅度均衡小于0.4dB,输入输出反射系数小于-10dB．     

一种改进的VLSI关键面积计算模型和方法

从故障机理上研究了现有的关键面积计算模型 ,改进了其开路 /短路关键面积计算模型的故障核 ,从而得到适用于一般版图图形结构的关键面积计算方法 .这对计算 VL SI关键面积、指导版图优化设计和提高 IC成品率有重要意义 .