基于动态混合优先级算法的仲裁器设计

设计了一款针对XDNP系统的总线仲裁器.该仲裁器是基于动态混合优先级算法而设计的.依据主设备访问不同从设备的任务,调整自身的优先级,极大提高了总线系统的传输效率.该总线仲裁器采用自顶向下的设计方法,采用Crossbar Switch(纵横交换)和共享总线相结合的连接方式.与其他两种仲裁器(循环优先级仲裁器和静态混合优先...     

功能成品率估算的缺陷特征参数提取方法

基于微电子测试双桥结构,本文给出了缺陷特征参数提取方法.这些特征参数包含了缺陷在硅片上的空间分布和粒径(直径)分布,它们对集成电路功能成品率仿真是重要的.     

多核网络处理器的高速数据交换控制结构

提出一种用于多核网络处理器数据通道处理的高速MAC接口数据交换控制结构。利用主动请求机制控制数据包的接收,通过多线程分配策略实现对接收数据的并行处理,维护数据包的到达顺序,实现高速数据传输。仿真与验证结果表明,接收控制器模块能在85 MHz工作时钟下达到2.56 Gb/s的数据吞吐率,满足网络处理器OC-48的线速处理要求。     

一种缩短共享存储访问时延的优化仲裁技术*

提出一种提高访问性能的优先级仲裁策略,按照不同类型的内存访问优先级进行分层仲裁,并通过隐藏bank预充电时延提高了内存访问效率。本方法应用于网络处理器（XD-NP）的可配置SDRAM控制器的设计中,并在FPGA平台上进行了验证,结果表明,采用延时隐藏策略的SDRAM控制器性能提升最大可达40%以上,改善明显。     

一种组合逻辑环转化方法简

The cyclic circuit is capable of reducing the area and power consumption, but it is difficult for tools such as static timing analyzers to analyze and compute. Furthermore, the simulation and DFT for the cyclic circuit are more expensive and complicated. Thus, a method for transforming cyclic circuits into acyclic equivalents based on the SAT(Boolean Satisfiability) is presented in this paper in order to remove the unwanted cycles in the high-level synthesis process. Different from the available researches, the SAT and static logic implication are introduced in this paper. Meanwhile, by analyzing the structure and mechanism of the cyclic circuits, some novel rules are presented to obtain the acyclic equivalents more precisely and effectively. Experiments are performed in our scientific research projects and the IPs which come from Opencore. And the transforming time and the area are decreased by 28％ and 16％.     

基于SystemVerilog的网络处理器验证平台设计

描述了一种基于SystemVerilog的网络处理器验证平台设计.该验证平台基于VMM架构,采用SystemVerilog语言编写所需的验证组件和功能覆盖率代码,并在设计代码中插入断言(SVA),将两者结合起来,能够快速、准确的定位出网络处理器在执行过程中发生的错误,有效对其进行功能验证.     

一种有效的IC成品率估算模型

从缺陷造成电路故障的机理出发,给出了芯片故障概率和成品率的计算新模型.利用IC功能成品率仿真系统XD-YES对实际电路XT-1成品率参数的提取,同时利用新模型进行计算,其结果与实际结果符合很好.     

基于IC互连线开路故障的Y/R模型

在半导体制造业中,IC的成品率和可靠性(Y/R)是倍受关注的两个问题.研究表明它们之间存在着显著的相关性.为了表征这种相关性,本文从缺陷造成互连线开路的机理出发,分析了成品率关键面积和可靠性关键面积,提出了IC成品率与可靠性关系模型.通过模拟实验给出了该模型的有效性验证.     

基于CPLD的容错存储器的设计实现

分析了存储器产生错误的原因 ,提出了提高其可靠性的有效途径。结合航天计算机可靠性增长计划 ,给出了一套利用纠检错芯片对其进行容错的方案 ,并给出了通过 CPL D器件实现的仿真结果。最后对容错存储器的可靠性进行了分析。