降低射频电路串扰噪声的布线方法

研究并解决了无障碍多层无网格射频电路的布线问题,主要包括三个部分:设计规则、串扰噪声限制和布线方法.首先通过设计规则计算连线参数,运用RLc模型估算串扰噪声,然后,按照需要连接的实节点个数进行归类并提出相应的布线算法.实验结果表明,该布线方法可有效地降低射频电路的串扰噪声.     

适用于衰落移动信道的直接序列扩谱码的自适应截获

在移动通信中,鉴于接收信号的特性,对扩谱码的截获采用固定阈值技术难以获得满意效果。因此,我们考虑引入扩谱码自适用截获技术,这一算法是在保持虚警概率不变的情况下,基于背景功率级的评估,然后将评估值与阈值系数相乘,并将乘积结果作为判定阈值。模拟表明,对于衰落移动信道,扩谱码的截获性能相当令人满意。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

全兼容IEEE1149.1的MIPS CPU CORE可测性设计

提出了一种采用软硬件协同工作的方式来实现MIPSCPUC：ORE的可测性设计(DFT)方案。硬件全兼容IEEE1149．1(JTAG)标准，支持单步、断点(6个)，内部关键寄存器的查看，并具有可扩充性；软件采用GUI编程开发，达到可视化DEBUG。本设计对于减少DPU开发的测试成本，提高开发效率，以及CPU测试DFT策略的经验积累，都有着一定的意义。     

用VHDL实现网格编码调制算法

网格编码调制（ＴｒｅｌｉｓＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ，简称ＴＣＭ）是近几年发展起来的数字传输新技术。它利用集分割原理，将信号通过映射变成卷积码形式，使信号间具有最大的空间距离。与传统的ＰＳＫ、ＱＡＭ等数字调制方法相比，ＴＣＭ提高了传输率，降低了误码率。本文用ＶＨＤＬ语言对９６００ｂｐｓ和１４４００ｂｐｓＴＣＭ算法进行了电路描述，并利用Ｓｙｎｏｐｓｙｓ软件对电路进行了模拟和综合。     

ASIC的设计方法和设计工具（上）

80年代以来,ASIC技术发展迅速,它是集成电路设计自动化、规范化以及制造工艺标准化的标志。ASIC的出现日益改变着电子产品的面貌,促进了微电子产业的革新。文章讲述了ASIC的设计方法和设计过程以及整机中应用ASIC的优越性,介绍了ASIC的CAD设计工具并指出ASIC设计是系统和电路工程师的新课题。     

一种非接触式IC卡控制器的设计

介绍了ＩＳＯ／ＩＥＣ１４４３中ＴｙｐｅＢ类型非接触式ＩＣ卡实现抗冲突的算法，设计了一种适用于非接触式ＩＣ卡的具有抗冲突功能控制逻辑的ＶＬＳＩ结构，并用ＶＨＤＬ语言进行了仿真。电路中提出了确定时间片的伪随机算法来实现抗冲突功能。用１μｍＣＭＯＳ单元库进行综合，在２０ＭＨｚ时钟频率下，电路的规模为７０００门左右，并键路径延时为４６ｎｓ。该电路可应用于实际的非接触工ＩＣ卡控制器，具有一定的实用价值。     

用于HDTV的Reed—Solomon译码器的设计

文章使用Berlekamp迭代算法,设计了一种（204,188）RS译码器电路。该译码器采用流水线结构,并在某些关键环节进行了优化,具有较高的添吐率,适合在高清晰度数字彩电（HDTV）中使用。     

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高，基于IP核的SOC系统的设计已被广泛采用。与此同时，电路测试的难度不断增大，对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16住时钟控制器(Timer Control Unit)的IP核设计，设计中采用了JTAG可测性设计电路。