16X16无符号／有符号可综合高速乘法器的设计

高速乘法器在数字信号处理等方面具有重要的应用价值，而且正成为许多高速电路设计的瓶颈。目前大多乘法器是在针对具体工艺的技术上进行设计，而本文设计实现的乘法器是建立在RTL基础上的，可以十分方便应用在不同的工艺。设计的乘法器采用了Booth编码和Wallace-Tree及Carry-Look-Ahead相结合的方法，最长延时可以达到4.2ns(0.35u 3.3V 25℃）。     

一种千万门FPGA芯片中DSP硬核的设计

提出了一种千万门FPGA芯片中DSP硬核的设计。基于SMIC 65 nm CMOS工艺,以全定制技术设计实现了一个高性能的DSP硬核。DSP硬核主要包括输入输出逻辑、乘法器、XYZ选择器和模式控制单元、加法器等部分。为了提高DSP硬核的速度、面积和功耗等性能指标,采用了多种技术。通过2阶Booth编码设计,减小了50%的部分积数量;通过符号位扩展优化算法,大大减少了部分积符号扩展位,相应减少了逻辑资源和功耗;通过多种压缩器,减小了部分积加法路径上的延时,提高了乘法运算速度;通过超前进位加法器,提高了加法器运算速度。对DSP硬核进行仿真验证,并对千万门FPGA芯片进行测试。结果表明,该DSP硬核的功能和性能指标符合设计要求。     

喷漆房在家具喷涂中的应用

随着有关工业环保方面的法规更趋完善,家具喷涂过程中的漆雾问题必须得到充分的重视和彻底的解决.文中主要介绍了家具喷漆中现存在的问题及解决措施,并介绍了几种推广应用的喷漆房.     

基于ARMv4T架构指令集的乘法器设计*

针对硬件IP核的速度和面积两大性能指标,提出了基于可变执行周期的多周期乘法器设计思想,设计出一款适用于32位嵌入式微处理器的乘法器模块。该乘法器兼容ARMv4T架构的所有乘法指令,同时引入字节判断机制,可以根据操作数的特点在25个周期内执行完毕。采用Radix-4 Booth编码,只需两级压缩树进行部分积压缩。乘加运算的基址寄存器数据作为部分积进入压缩树,节约了一个单独的执行周期。实验结果表明,该设计占用芯片资源少,且结构简单高效。     

一种新型的晶体管级改进Booth编码单元电路

文章提出了一种新的高速低功耗晶体管级改革Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路，采用高速低耗XOR和XNOR电路，仅用了30个晶体管就实现了改进Booth编码。在0.35μm的工艺条件下，HSPICE的仿真结果表明，电源电压3.3V和频率100MHz条件下，该改进Booth编码电路的延迟为0.34ns，平均功耗为0.13mW。     

一种高效率的RSA模幂算法的研究

RSA硬件的执行效率主要取决于模幂运算的实现效率。该文旨在介绍一种引入中国剩余定理加速私钥操作,并采用Barret模缩减方法,避开除法运算,将模幂运算转换成三个乘法运算和一个加法运算的快速模幂算法及其硬件实现方法。在乘法运算的实现中,采用Booth乘法器,可以大大缩短电路的关键路径,显著地提高硬件的执行效率。     

一种用于SOC中快速乘法器的设计

本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计中,采用了改进的Booth算法来减少部分积的数目,用压缩的Wallace Tree结构将产生的部分积相加以减少关键路径的延时。该电路通过Hspice仿真最大延迟达到9.32ns,从而获得较高的速度和性能。     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

一种宽位乘法器设计方案

如何以合理的代价构造尽可能高速的低功耗的乘法器,尤其是位数较宽的乘法器(如32~*32,54~*54和64~*64等)是微处理器数据通路设计中极其重要的环节。文中使用一种折衷的补码分段Booth乘法器。经过论证,最后通过布局布线后的结果看出,补码分段Booth乘法器规模小,速度高,非常适合低功耗嵌入式应用。