基于多数覆盖的二级MPRM函数逻辑优化

利用不相交乘积项之间逻辑"或"和逻辑"异或"可以互换的特性,该文将原逻辑函数转化成由不相交乘积项组成的二级混合极性Reed-Muller(MPRM)函数。然后通过搜索不相交乘积项的多数覆盖和检测乘积项间的位操作结果,实现了二级MPRM函数的优化。另外,该文还提出一种基于逻辑覆盖的功能验证方法也被提出用于验证逻辑函数优化前后逻辑功能的等效性。实验显示,与已发表的方法相比,该文的优化算法在保证优化效果的同时使运算速度获得了明显的改进。     

基于不相交项并行列表技术的FPRM实现

针对传统列表技术在逻辑函数从AND/OR形式转化成固定极性Reed-Muller(FPRM)过程中只能处理小规模电路的不足,该文提出一种基于不相交乘积项的并行列表技术。该技术能有效避免转化算法因逻辑函数输入变量增加引起最小项数量激增而导致效率低下甚至无法工作这种情况。另外,不同于已发表的用于实现大电路的转化算法,待处理的电路结构对该方法的性能影响很小。提出的算法用C语言编程实现,并用MCNC标准电路进行测试。实验结果表明所提算法可以对更大规模电路实现快速FPRM转换,并且算法速度对电路输入个数不敏感,但与待处理逻辑函数的不相交乘积项的数量有关。     

基于乘积项的双逻辑实现探测算法

 在基于函数最小项的双逻辑探测算法中,由于函数最小项个数将随着变量数的增加而急剧增大,使得算法因时间或空间的占用过大而失效.为此,本文提出了基于函数最简项的快速探测算法,弥补了其缺陷.由于基于最小项和最简项的探测算法所适用的函数范围都有一定的局限性,因此进一步提出了将两种算法综合运用的策略,可有效改进探测效果.经MCNC Benchmark上电路的判定测试,验证了其有效性.     

可逆逻辑门网络的表示与级联

 可逆计算是一个新兴的研究领域,可逆逻辑门网络的级联是可逆计算的重要内容.本文提出了一种可逆逻辑网络表示方法,给出了相应的可逆网络模型.为了构造可逆逻辑网络,给出了一种可逆逻辑门单元库的构造方法.证明了同一垂直线上两个不相交可逆逻辑门单元的输出值与此二逻辑门单元分布到相同平行线的两条相邻垂直线上的输出值之间的关系;给出了分布在相同平行线上奇数和偶数个相邻的相同可逆逻辑门单元输出结果的性质.提出了一种可逆网络输出向量的表示方法和基于可逆门编码的可逆网络级联方法,以此生成给定范围内的可逆网络.通过变进制数的方法快速找到可逆网络输出向量所对应的序号,降低了搜索次数,减小了搜索空间,为进一步综合大规模可逆网络,提高可逆网络级联效率提供了支持.Benchmark例题验证表明,该方法构造的可逆网络控制门数更少,代价更小.     

同标签Vague命题的Lawry乘-加逻辑 与Lawry下-上确界逻辑

作者在另一文中,基于Lawry的不确定模型,提出了一种新的非经典命题逻辑,称为同主语同标签Vague命题的Lawry逻辑.本文又扩充了它的研究对象,利用乘积和加法算子(下确界和上确界算子)引入了同标签Vague命题的Lawry乘-加(Lawry下-上确界)真度的概念,并给出了它们的逻辑规律.由此,本文又提出了新的非经典命题逻辑,称为同标签Vague命题的Lawry乘-加(Lawry下-上确界)逻辑.这两种非经典逻辑不仅新颖,而且相比Lawry的不确定模型适应面更广.     

基于可视域的3D场景数据拆分算法的设计与实现

本文针对广域网环境下的分布式动漫渲染系统,设计并实现了一种基于可视域的3D渲染场景数据的分帧拆分算法.该算法首先将场景中模型的空间包围盒和相机的视椎体进行相交判断和裁剪处理,然后通过保留模型中物体的可见面、剔除不可见部分,达到场景数据拆分、减小场景文件大小的目的.同时给出了该算法基于MaxScript语言针对3DS Max工具制作场景的示例分析,实现了对指定帧范围的场景文件和贴图集的分离,具有“与3D场景兼容性好”、“拆分效果明显”的优点,便于渲染任务的细粒度拆分,为提高渲染系统性能提供了数据支持.     

基于近似计算技术的FPRM电路面积优化

近似计算技术通过降低电路输出精度实现电路功耗、面积、速度等方面的优化.本文针对RM（Reed-Muller）逻辑中"异或"运算特点，提出了基于近似计算技术的适合FPRM逻辑的电路面积优化算法，包括基于不相交运算的RM逻辑错误率计算方法，及在错误率约束下，有利于面积优化的近似FPRM函数搜索方法等.优化算法用MCNC（Microelectronics Center of North Carolina）电路进行测试.实验结果表明，提出的算法可以处理输入变量个数为199个的大电路，在平均错误率为5.7%下，平均电路面积减少62.0%，并在实现面积优化的同时有利于实现电路的动态功耗的优化且对电路时延影响不大.     

计算布尔E-导数的新算法

为了简化与-或-非代数系统布尔E-导数的计算过程,提出了一种基于表格的新算法.该算法通过用表格列出逻辑函数的1值最小项,并对1值最小项中相应位取反变换产生重复项来计算一阶布尔E-导数.二阶布尔E-导数通过相应两位的取反变换产生重复项来得到.含任意项布尔函数的1值最小项和任意项中相应位取反变换产生重复的1值最小项和新的任意项来计算一阶布尔E-导数.二阶含任意项布尔E-导数通过相应两位取反变换产生重复的1值最小项和新的任意项来计算.该方法用表格模拟了计算布尔E-导数的过程.应用结果表明,与图形方法相比较,该方法不需要画图,操作简便,可适用求解多变量逻辑函数以及计算机编程.     

基于阈值逻辑的逻辑函数综合算法研究

阈值逻辑门由于具有强大的逻辑功能且独自构成完备集而备受关注。为了设计以阈值逻辑门为单元结构的电路,该文首先分析了谱技术与阈值函数的关系,并通过零次、一次谱系数计算阈值函数的权值和阈值。对于非阈值函数,该文提出了新的逻辑函数综合算法,可以将任意非阈值函数转化为几个阈值函数和的形式。因此,使用一个或多个阈值逻辑门组成的网络可以实现任意布尔逻辑函数。该算法为共振隧穿二极管的电路设计提供一种新方法。     

一种基于缺省规则的推理算法

提出了一种将特定缺省规则转换成描述逻辑Abox实例的推理算法,该算法针对特定缺省规则的改变通常不影响Tbox的情况,将缺省规则映射成为Abox中实例的变化,简化了推理过程,同时保持描述逻辑推理的可判定性,具有较好的可行性,并通过推理实例验证了该算法的有效性.     

基于多层模式匹配技术的高速以太网NIDS实现方案

目前多数基于网络的入侵检测系统(NIDS)无法适用于对高速以太网链路的实时流量分析和入侵检测任务.本文在传统模式匹配方法的基础上,引入了基于协议分析的多层模式匹配概念:采用FPGA硬件逻辑对长度和偏移量相对固定的数据包包首部分进行模式匹配;采用核心态软件逻辑对长度和偏移量变化的数据包负载部分进行模式匹配.新的模式匹配技术有效提高了NIDS的整体性能.最后,本文给出了一种基于多层模式匹配的高速以太网NIDS实现方案.并对FPGA硬件逻辑和核心态软件逻辑采用的检测策略进行了详细说明.     

Dual-rail asynchronous logic multi-level implementation

A synthesis flow oriented on producing the delay-insensitive dual-rail asynchronous logic is proposed. Within this flow, the existing synchronous logic synthesis tools are exploited to design technology independent single-rail synchronous Boolean network of complex (AND-OR) nodes. Next, the transformation into a dual-rail Boolean network is done. Each node is minimized under the formulated constraint to ensure hazard-free implementation. Then the technology dependent mapping procedure is applied. The MCNC and ISCAS benchmark sets are processed and the area overhead with respect to the synchronous implementation is evaluated. The implementations of the asynchronous logic obtained using the proposed (with AND-OR nodes) and the state-of-the-art (nodes are designed based on DIMS, direct logic and NCL) network structures are compared. A method, where nodes are designed as simple (NAND, NOR, etc.) gates is chosen for a detailed comparison. In our approach, the number of completion detection logic inputs is reduced significantly, since the number of nodes that should be supplied with the completion detection is less than in the case of the network structure that is based on simple gates. As a result, the improvement in sense of the total complexity and performance is obtained.     

一种多值逻辑函数化简方法——决策树法

将决策树应用于多值逻辑函数的化简，提出了一种新的多值逻辑函数的化简方法，该方法易于编程和上机操作，特别适用于化简多变量的多值逻辑函数。     

光电子混合模糊逻辑

本文提出了一种由光电子混合回路构成的简单光学模糊逻辑门设计。演示了补、最大、最小和限界差(相对补)四种最基本的逻辑操作。给出了一个多功能可编程的光电子混合模糊逻辑门,可实现模糊逻辑中七种基本逻辑运算。     

Stateful-NOR based reconfigurable architecture for logic implementation

Most commercial Field Programmable Gate Arrays (FPGAs) have limitations in terms of density, speed, configuration overhead and power consumption mostly due to the use of SRAM cells in Look-Up Tables (LUTs), configuration memory and programmable interconnects. Also, hardwired Application Specific Integrated Circuit (ASIC) blocks designed for high performance arithmetic circuits in FPGA reduce the area available for reconfiguration. In this paper, we propose a novel generalized hybrid CMOS-memristor based architecture using stateful-NOR gates as basic building blocks for implementation of logic functions. These logic functions are implemented on memristor nanocrossbar layers, while the CMOS layer is used for selection and connection of memristors. The proposed pipelined architecture combines the features of ASIC, FPGA and microprocessor based designs. It has high density due to the use of nanocrossbar layer and high throughput especially for arithmetic circuits. The proposed architecture for three input one output logic block is compared with conventional LUT based Configurable Logic Block (CLB) having the same number of inputs and outputs; which shows 1.82×area saving, 1.57×speedup and 3.63×less power consumption. The automation algorithm to implement any logic function using proposed architecture is also presented.     

量子逻辑电路故障检测定位及自修复方法研究

针对量子逻辑电路规模逐渐增大,电路可靠性逐渐下降的问题,提出基于单个量子逻辑门在线故障检测定位方法,该方法使用新构造的检测信号生成门与故障检测门,利用奇偶保持特性判断待测量子逻辑门是否发生故障,同时在设计过程中对信号检测电路进行检验,保证检测电路的正确性。此外提出了基于硬件冗余的量子逻辑电路自修复设计方法。实验结果表明,文中故障检测方法在量子门和垃圾位等性能指标上相对已有方法均有了改进,首次实现的量子逻辑电路的自修复设计大大提高了电路的容错能力和可靠性。     

Efficient reversible NOR gates and their mapping in optical computing domain

Reversible logic is a computing paradigm in which there is a one to one mapping between the input and the output vectors. Reversible logic gates are implemented in an optical domain as it provides high speed and low energy computations. In the existing literature there are two types of optical mapping of reversible logic gates: (i) based on a semiconductor optical amplifier (SOA) using a Mach–Zehnder interferometer (MZI) switch; (ii) based on linear optical quantum computation (LOQC) using linear optical quantum logic gates. In reversible computing, the NAND logic based reversible gates and design methodologies based on them are widely popular. The NOR logic based reversible gates and design methodologies based on them are still unexplored. In this work, we propose two NOR logic based n-input and n-output reversible gates one of which can be efficiently mapped in optical computing using the Mach–Zehnder interferometer (MZI) while the other one can be mapped efficiently in optical computing using the linear optical quantum gates. The proposed reversible NOR gates work as a corresponding NOR counterpart of NAND logic based Toffoli gates. The proposed optical reversible NOR logic gates can implement the reversible boolean logic functions with a reduced number of linear optical quantum logic gates or reduced optical cost and propagation delay compared to their implementation using existing optical reversible NAND gates. It is illustrated that an optical reversible gate library having both optical Toffoli gate and the proposed optical reversible NOR gate is superior compared to the library containing only the optical Toffoli gate: (i) in terms of number of linear optical quantum gates when implemented using linear optical quantum computing (LOQC), (ii) in terms of optical cost and delay when implemented using the Mach–Zehnder interferometer.