基于PSO算法的FPRM电路延时和面积优化

RM(Reed-Muller)电路的极性决定其延时和面积,通过对粒子群优化(Particle Swarm Optimization,PSO)算法和FPRM表达式的研究,提出较大规模FPRM电路延时和面积优化算法.首先根据FPRM表达式特点,建立延时和面积估计模型;然后结合PSO算法和极性转换算法,对FPRM电路进行最佳延时和面积极性搜索;最后对PLA格式MCNC Benchmark电路进行测试,结果表明:与穷尽算法相比,PSO算法效率更高;与基于遗传算法的FPRM电路优化结果相比,延时平均节省6.6%,面积平均减少11.1%.     

AND/XOR电路低功耗映射及其在最佳混合极性搜索中的应用

本文提出一种工艺无关的AND/XOR电路低功耗映射算法。该算法通过优化电路节点开关活动性实现静态MPRM电路平均功耗最小化,根据给定工艺库中的逻辑门估算MPRM电路的功耗和面积。在此基础上,结合极性转换算法获得任意极性的MPRM电路,利用遍历搜索法快速找到最佳混合极性。通过对18个MCNC和ISCAS基准电路测试表明：与FPRM电路和AND/OR电路功耗优化方案相比,混合极性搜索方案获得的AND/XOR电路功耗平均节省分别可达44.22%和60.09%,面积平均节省分别可达14.13%和32.72%。     

基于动态逻辑的MPRM电路低功耗优化设计

n个输入变量的逻辑函数有3n种不同的MPRM(Mixed-Polarity Reed-Muller)表达式,其对应电路的功耗和面积不尽相同。本文通过对CMOS电路功耗和动态逻辑MPRM电路低功耗分解方法的分析,建立MPRM电路功耗和面积估计模型,而后提出一种基于动态逻辑的MPRM电路快速低功耗分解算法。在此基础上,针对中小规模和大规模MPRM电路,结合列表转换技术,分别将穷尽搜索算法和遗传算法应用于基于动态逻辑的MPRM电路低功耗优化设计中。通过对MCNC和ISCAS基准电路测试表明:与Boolean电路和FPRM(Fixed-Polarity Reed-Muller)电路相比,中小规模MPRM电路的功耗平均节省80.65%和50.98%,大规模MRPM电路的功耗平均节省69.17%和46.61%。     

基于PSGA算法的ISFPRM电路面积与功耗优化

包含r个无关项的ISFPRM(Incompletely Specified Fixed Polarity Reed-Muller)电路有2^r种不同的无关项取舍,其对应的FPRM(Fixed Polarity Reed-Muller)电路结构、面积与功耗不尽相同.因此本文提出一种基于PSGA(Genetic Algorithm Based on Predatory Search Strategy)算法的ISFPRM电路面积与功耗优化算法:首先,通过对ISFPRM展开式以及快速列表技术的透析,归纳出不同无关项取舍的ISFPRM展开式极性转换方法,得到对应的FPRM展开式;然后,估算FPRM电路的面积与功耗;最后,利用PSGA算法搜索最佳无关项取舍.实验表明,该算法与不考虑无关项的极性优化结果相比,面积与功耗均有显著节省.     

基于对偶逻辑的混合极性 RM 电路极性转换和优化方法

针对混合极性RM（Reed-Muller）电路逻辑综合中的极性转换和极性优化问题,提出了基于对偶逻辑的极性转换和极性优化方法。从理论上证明了所提出方法的正确性,并用实验验证了其有效性和可行性。所提出方法有助于将较成熟的MPRM （Mixed-Polarity RM ）极性转换和极性优化方法应用于MPDRM （Mixed-Polarity Dual form of RM ）。对15个基于XOR的MCNC电路进行逻辑综合然后映射到FPGA （Field Programmable Gate Array ）的实验结果表明,从平均结果来看,与逻辑综合工具Espresso以及ABC的结果相比,混合极性RM电路能够获得面积和延时的优势,并且MPDRM电路极性优化结果能够得到最为优化的FPGA实现。     

基于增强型延时感知CSE算法的AES S盒电路优化设计

针对高级加密标准（AES）S-盒优化,提出了一种增强型延时感知公共项消除（CSE）算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17.58%和19.74%.     

双逻辑低功耗运算电路设计分析

主要研究双逻辑低功耗运算电路设计,采用了函数逻辑立方体表示技术,进行了双模式的逻辑侦测与划分,并进行了RM逻辑面积优化。双逻辑低功耗运算电路设计是当前集成电路设计研究工作的重点内容,对降低运算电路功耗效果显著。     

基于整体退火遗传算法的低功耗极性转换

针对n变量逻辑函数在不同极性下所对应REED-MULLER(RM)电路功耗和面积不问的特点,对信号几率传递算法、多输入XOR/AND(异或/与)门的低功耗分解算法和多成份极性转换算法进行了深入研究,成功地将整体退火遗传算法(whole annealing genetic algorithm,WAGA)应用于RM电路最佳极件的搜索.通过对8个MCNC Benchmark测试表明,算法搜索到的最佳极性,其所对应RM电路的SYNOPSYS综合结果,与极性0时相比,功耗、面积和最大延时的平均节省分别达到了77.2%,62.4%和9.2%.     

基于整体退火遗传算法的低功耗极性转换

针对n变量逻辑函数在不同极性下所对应REED-MULLER(RM)电路功耗和面积不问的特点,对信号几率传递算法、多输入XOR/AND(异或/与)门的低功耗分解算法和多成份极性转换算法进行了深入研究,成功地将整体退火遗传算法(whole annealing genetic algorithm,WAGA)应用于RM电路最佳极件的搜索.通过对8个MCNC Benchmark测试表明,算法搜索到的最佳极性,其所对应RM电路的SYNOPSYS综合结果,与极性0时相比,功耗、面积和最大延时的平均节省分别达到了77.2%,62.4%和9.2%.     

基于XNOR/OR逻辑的低功耗最佳极性搜索

 本文通过对XNOR/OR逻辑表达式、信号概率传递算法和极性转换算法的研究,提出了一种基于XNOR/OR逻辑的低功耗最佳极性搜索算法.由于算法所用的成本函数包含功耗和面积两方面因素,因此能实现功耗和面积的同时优化.通过对10个MCNC Benchmark电路的测试表明,算法对最佳极性的搜索相当有效:与极性0时的XNOR/OR电路相比,算法搜索到的最佳极性所对应的电路,功耗和面积平均节省分别达到68.4％和34.2％.     

Unconstrained Face Detection of Multiple Humans Present in the Video

Accurate and fast localization of randomly deployed sensor nodes is needed for many applications in wireless sensor networks. Localization also benefits in recognizing the geographically area where an event took place. There is no meaning of any event information without the knowledge of its location coordinates. DV-Hop is one of the main range free localization technique, which estimates the position of nodes using distance vector. Particle swarm optimization is suitable for the localization issues because of its fast computing speed and high precision. To further reduce the positioning error, the traditional DV-Hop localization algorithm based on single objective optimization algorithm is converted into a multi objective optimization algorithm. In our proposed scheme, we have considered six different single objective functions and three different multi objective functions. In this paper, a multi objective particle swarm optimization based DV-Hop localization is proposed in 3-dimensional wireless sensor networks. The proposed functions has been evaluated on the basis of computation time, average localization error and localization error variance. The simulation results show that our proposed multi objective function performs better as compared to traditional single objective function.

     

接入与回传一体化小基站的接入控制与资源分配联合优化算法

针对全双工无线接入与回传一体化小基站场景下长期的频谱效率和能效同时最大化问题,该文提出一种基于近似动态规划理论的接入与回传一体化小基站接入控制与资源分配联合优化算法。该算法首先联合考虑当前基站的资源使用和功率配置情况,在任一用户需求动态到达以及平均时延、小基站回传速率和传输功率约束下,使用受限马尔科夫决策过程(CMDP)建立频谱效率最大化和功率消耗最小化的多目标优化模型,其次运用切比雪夫理论将多目标优化问题转化为单目标问题,并使用拉格朗日对偶分解法进一步转化为非受限的马尔科夫决策过程(MDP)问题。最后,为了解决其求解时存在的“维度灾”爆炸问题,该文提出基于近似动态规划的无线接入与回传一体化小基站资源动态分配算法进行求解,得到此时的接入与资源分配策略。仿真结果表明,所提算法能在保证平均时延约束、小基站回传速率约束和传输功率约束的同时最大化长期平均频谱效率和能效。     

CMOS Implementation and Performance Analysis of Known Approximate 4:2 Compressors

Approximate computing is one of the emerging concepts in multimedia applications like image processing applications. In the research world, it is getting more attention from researchers. Because of sacrificing a smaller scale in the accuracy of the design, it reduces the circuit parameters like area complexity, delay, and power. The purpose of this work is to survey the Field-Programmable Gate Array (FPGA) and Application-Specific Integrated Circuit (ASIC) implementation of modified Dadda multiplier architecture using various approximate 4:2 compressor designs presented for the last few decades. Based on implementation outcomes, this survey examines the approximate modified Dadda multiplier design performance for its closeness to the exact computation. In addition, the comparison is carried out based on approximate 4:2 compressors performance, an error rate of the particular design, the accuracy analysis metrics of approximate multiplier and its area utilization, power consumption, and delay.

     

基于边缘云计算的光纤无线网络优化设计

为了提升网络边缘数据处理能力,满足终端大带宽和低时延的要求,构建了基于边缘基础设施的云计算平台,设计了具有动态带宽调整的光纤网络模型。提出了一种基于边缘云计算的时序优化算法,并将其应用于光纤无线网络。通过OPNET软件仿真分析了时序优化算法的传输时延均值,结果显示,优化后最大时延为43.1 ms,仅为传统方法的34.2%。实验对局域网内多个终端之间的数据通信进行分析,讨论了三种算法的传输能效、光纤信道利用率及传输能耗。实验结果显示,采用时序优化算法的测试结果具有明显改善,其传输能效提升了近1倍,边缘云数据传输时延均值信道利用率提升了约6.2%,网络传输能耗均值最优。该光纤无线网络模型及其优化算法在传输时延、信道利用率以及网络能耗方面具有明显提升。其在提升光纤通信链路选择及边缘端数据交互中具有一定的优势。     

Gate sizing for constrained delay/power/area optimization

Gate sizing has a significant impact on the delay, power dissipation, and area of the final circuit. It consists of choosing for each node of a mapped circuit a gate implementation in the library so that a cost function is optimized under some constraints. For instance, one wants to minimize the power consumption and/or the area of a circuit under some user-defined delay constraints, or to obtain the fastest circuit within a given power budget. Although this technology-dependent optimization has been investigated for years, the proposed approaches sometimes rely on assumptions, cost models, or algorithms that make them unrealistic or impossible to apply on real-life large circuits. We discussed here a gate sizing algorithm (GS), and show how it is used to achieve constrained optimization. It can be applied on large circuits within a reasonable CPU time, e.g., minimizing the power of a 10000 gates circuit under some delay constraint in 2 h     

WSN低功耗低时延路径式协同计算方法

针对云计算应用于无线传感器网络(Wireless Sensor Network,WSN)时延敏感型业务时存在的高传输时延问题,提出了一种WSN低功耗低时延路径式协同计算方法。该方法基于一种云雾网络架构开展研究,该架构利用汇聚节点组成雾计算层;在数据传输过程中基于雾计算层的计算能力分步骤完成任务计算,降低任务处理时延;由于汇聚节点计算能力较弱,时延降低将导致能耗增加,WSN工作寿命减短,为此提出能耗约束下的任务映射策略,并利用离散二进制粒子群优化(Binary Particle Swarm Optimization,BPSO)算法解决能耗约束下的时延优化问题。仿真结果表明,在相同的能耗约束下,对比其他算法,基于BPSO算法得出的映射方案能有效降低业务处理时延,满足时延敏感型业务的需求。     

高性能微处理器中一种改进的高扇入多米诺电路设计与实现

设计实现了一种改进的高扇入多米诺电路结构.该电路的nMOS下拉网络分为多个块,有效降低了动态节点的电容,同时每一块只需要一个小尺寸的保持管.由于省去了标准多米诺逻辑中的尾管,有效地提升了该电路的性能.在0.13μm工艺下对该结构实现的一个64位或门进行模拟,延迟为63.9ps,功耗为32.4μw,面积为115μm2.与组合多米诺逻辑相比,延迟和功耗分别降低了55%和38%.     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.