应用数字式鉴频—鉴相器的锁相解调技术

本文介绍了对载频为660MHz～760MHz,调制频率为1kHz～50kHz,调频、调相两种调制方式的调制信号,使用ECL数字式鉴频—鉴相器E12040来达到较为理想的,低门限锁相鉴频技术。该锁相环路进入相位锁定之后和一般的高增益二阶环相仿,由于环路中采用鉴频—鉴相器,可以大大缩短环路的频率扑捉时间,扩展环路的扑捉带,并且不会产生错锁。电路简单、调试方便、性能稳定可靠。文中给出了环路有关参数的计算,实验数据及电路图。     

双D三态电流型鉴频鉴相器的粗略分析及环路综合设计

本文就广为应用的双D三态电流型鉴频鉴相器的鉴频鉴相特性,电流泵电路及其这种鉴频鉴相器的应用场合进行了粗略分析,并对采用这种鉴频鉴相器的锁相环路以三阶二型环路来进行综合设计。     

一种新型的高性能鉴频鉴相器

文章在常用的几种数字PFD的性能缺陷分析基础上，通过对原有鉴频鉴相器的电路结构进行重新设计，提出了一种新型的无“过充”的预充式边沿触发的鉴频鉴相器，该电路可以实现鉴相性能无“死区”，具有优良的鉴频鉴相线性度和较高的鉴频鉴相灵敏度，电路结构相对简单。电路设计基于1^#SILICON 2．5V 0．25μmCMOS工艺。用Hspice对电路进行仿真，结果显示电路可以工作在1GHz以上频率的应用环境下。相比已有的几种常用鉴频鉴相器，该电路综合性能优越。     

一种三态鉴频鉴相器的设计

鉴频鉴相器是电荷泵锁相环的一个重要模块,其鉴相范围、鉴相灵敏度、死区、速度等因素影响锁相环的性能.综合考虑以上因素,设计了一种三态鉴频鉴相器.该设计采用Chartered 0.35um CMOS工艺,使用Mentor公司的模拟电路仿真软件Eldo进行仿真.仿真结果表明鉴频鉴相器鉴相灵敏度好,速度快,鉴相死区仅为5ps,最大工作频率可达3GHz.该鉴频鉴相器结构简单,只用了18个管子,有效的节省了芯片面积.     

AD9901在基本锁相环中的应用

简要比较了超高速数字鉴频鉴相器AD9901和数字鉴频鉴相器E12540的性能,并突出了AD9901的性能优点。另外,对E12540中存在的鉴相"死区"问题进行了简要分析。最后,重点介绍了AD9901在基本锁相环路中的设计及相关注意事项,并给出了试验结论。     

一种补偿宽频带小数N频率合成器中Sigma-Delta整形噪声的新方法

提出了一种部分补偿Sigma Delta调制器整形噪声的新方案.通过在鉴频鉴相器中的延迟时段向无源滤波器中注入补偿电流,最大可实现16dB的噪声补偿.与其他补偿方案相比,文中提出的方案相对简单和易于实现.特别设计了可变延迟的鉴频鉴相器和补偿电流源,并给出了行为级和电路级的仿真结果.     

CMOS锁相环电路

本文论述了一种CMOS的数字频率变换锁相环电路,内部由电流控制延迟单元和施密特整形电路组成的压控振荡器、鉴频鉴相器、电荷泵滤波器及分频电路组成.文中从原理及实用设计的角度给出了论述,着重讨论了系统的稳定性、收敛速度与稳态误差.     

A Novel Method to Compensate the Sigma-Delta Shaped Noise for Wide Band Fractional-N Frequency Synthesizers

提出了一种部分补偿Sigma Delta调制器整形噪声的新方案.通过在鉴频鉴相器中的延迟时段向无源滤波器中注入补偿电流,最大可实现16dB的噪声补偿.与其他补偿方案相比,文中提出的方案相对简单和易于实现.特别设计了可变延迟的鉴频鉴相器和补偿电流源,并给出了行为级和电路级的仿真结果.     

AFC系统的设计

提出了一种基于鉴相器的自动频率控制（AFC）系统,使用移相网络和鉴相器实现鉴频特性曲线,将各种因素造成的频率偏差转化为符号函数,结合频率合成技术,从而形成一种宽频率跟踪范围的AFC系统。     

毫米波段锁相环数字式鉴频鉴相器

文章首先阐述了毫米波段数字式锁相环的特点，进而介绍了毫米波段数字式锁相环最关键的部件鉴频鉴相器的原理与设计，最后给出了实验的结果。     

一种低功耗快速锁定简易锁相式频率合成器

采用0.5 μm CMOS工艺,设计了一种简易锁相式频率合成器。采用“类锁相环”结构,在传统锁相环频率合成器的基础上,去除了电荷泵和低通滤波器。利用鉴频鉴相器的输出结果作为开关信号,控制压控振荡器的工作状态,使压控振荡器的输出信号在第N个周期返回鉴频鉴相器后立即被关断,直到下一个参考时钟周期来临。分析了电路的结构和工作原理,并对每个模块进行了理论分析。该频率合成器能够快速地产生固定的时钟频率,具有结构简单、功耗低、锁定时间短等优点。仿真结果表明,输入参考时钟为4 MHz时,该频率合成器的输出频率为15.96 MHz,功耗为2.96 mW,锁定时间小于1 μs。     

快速捕捉频率合成器

一、引言目前常用的频率合成器主要由传统的数字锁相环(简称数字锁相环)组成。这种环路由数字鉴频鉴相器(PFD)、可编程数字分频器(÷N)、环路滤波器(LF)和压控振荡器(VCO)组成。由于采用了数字鉴频鉴相器,环路的捕捉时间比普通的模拟锁相环大为提高。但是它的频率捕捉时间仍与起始频差△ω■及环路自然谐振频率ω_n 有关。据文献[1],此种环路的捕捉时间为     

采用电视行频辅助鉴相克服鉴频干扰

在采用频率合成器技术的电视发射机中,由于鉴相频率与电视行频不同步常常造成鉴频干扰画面的现象。本文讨论了采用视频行同步脉冲作辅助鉴相的技术克服鉴频干扰的方法,并简述了异或门鉴相器的工作原理。     

一种高性能鉴频鉴相器的设计

分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。     

几种数字式鉴相器电路

鉴相器是锁相环的重要部件之一,其功能是检出输入信号与压控振荡器输出信号之间的相位差,变换成电压,用以控制压控振荡器的振荡频率。近年来,数字式鉴相器日益发展。由于这类鉴相器线性范围宽,输出纹波小,电路组成简单,易于集成化,调试方便,且大都兼有鉴频功能,在频率合成器中得到了广泛的应用。自931电流型鉴相器引入以来,国内对它的分析讨论有多篇报导,Racal公司也发表过该鉴相器的设计方法。另一种国外普遍使用的电压型集成化鉴相器MC4044,     

采用电视行频辅助鉴相克服鉴频干扰

在采用频率合成器技术的电视发射机中,鉴相频率与电视行频不同步常常造成鉴频干扰画面的现象,讨论采用视频行同步脉冲作辅助鉴相的技术原理克服鉴频干扰的方法,简述异或门鉴相器的工作原理。     

10～15GHz宽带捷变源设计

为了提升电子系统的性能,满足当前对宽频带捷变源的需求,实现频率源频率高、频带宽和跳频速度快的功能,提出了一种电压预置与锁相环结合的快速跳频的方法。设计采用快速鉴频鉴相器,鉴相频率较高,可以提高PLL的带宽,从而减少锁定时间;在频率改变时,利用电压预置技术将频率直接拉入锁相环的快速捕获频带,减少整个捷变源的锁定时间。给出了理论分析、ADS仿真、设计实现和调试等过程,实现了输出频率10～15 GHz、捷变时间10μs的技术指标。     

一种低抖动电荷泵锁相环的设计

采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。     

多频道通信程控多环式频率综合器

为适应多频道通信的需要,在采用的频率综合技术中,锁相多环式频率综合可同时满足信号频谱纯、频道多且间隔小、换频速度快等要求。本文利用典型的带电流源鉴频鉴相器的锁相环,推导了其环路数学模型,并对其稳定性进行了讨论。最后,结合大规模集成销相环,给出一个三环式多频道频率综合器的原理框图及主要性能指标,并讨论了低噪声压控振荡器等具体电路的设计。     

改进型鉴频鉴相器及电荷泵电路的设计*

本文设计了基于电荷泵架构锁相环电路的两个关键模块—鉴频鉴相器和改进型电流引导电荷泵。基于对扩展鉴相范围和消除死区方法的研究,鉴频鉴相器的性能得以优化。同时,为了保证电荷泵在一个宽输出电压范围内获得良好的电流匹配和较小的电流变化,许多额外的子电路被应用在电路设计中来改进电荷泵的架构。电路采用了标准90 nm CMOS 工艺设计实现并进行测试。鉴频鉴相器鉴相范围的测试结果为-354～354度,改进型电荷泵在0.2～1.1 V的输出电压范围内的电流失配比小于1.1%,泵电流变化小于4%。电路在1.2 V供电电压下的动态功耗为1.3mW。