用于UHF RFID读写器的射频前端CMOS混频电路北大核心CSCD

提出了900 MHz频段下射频识别(RFID)读写器芯片射频前端接收器混频器模块,给出了读写器芯片的前端混频电路结构。采用单平衡无源混频器的特殊结构,降低了载波泄漏的干扰,后级接跨阻放大器,抑制了后级电路的噪声。通过电路内部复数反馈可以控制接收机等效输入阻抗实部与虚部的变化,进行阻抗匹配,省去了片外匹配网络。在SMIC 0.13μm CMOS混和信号工艺下进行流片。测试结果表明,核心模块的电源电压为3 V,电流为7.3 mA,混频器的转换增益为21.8 dB,输入1 dB压缩点为-5.11 dBm,IP3为4.6 dBm,芯片核心面积为0.83 mm×0.56 mm。     

一种全集成CMOS数字电视调谐器射频前端

设计了一种全集成CMOS数字电视调谐器(DTV tuner)射频前端电路.该电路采用二次变频低中频结构,集成了低噪声放大器、上变频混频器、下变频混频器等模块.芯片采用0.18μm CMOS工艺实现,测试结果表明,在50～860MHz频率范围内,射频前端能够实现很好的输入阻抗匹配,并且总的增益变化范围达到20dB.其中,在最大增益模式下,电压增益为+33dB,单边带噪声系数(SSB NF)为9.6dB,输入参考三阶交调点(ⅡP3)为-11Bm;在最小增益模式下,电压增益为+14dB,单边带噪声系数为28dB,输入参考三阶交调点为+8dBm.射频前端电路面积为1.04mm×0.98mm,工作电压为1.8V,消耗电流为30mA.     

一种全集成CMOS数字电视调谐器射频前端

设计了一种全集成CMOS数字电视调谐器(DTV tuner)射频前端电路.该电路采用二次变频低中频结构,集成了低噪声放大器、上变频混频器、下变频混频器等模块.芯片采用0.18μm CMOS工艺实现,测试结果表明,在50～860MHz频率范围内,射频前端能够实现很好的输入阻抗匹配,并且总的增益变化范围达到20dB.其中,在最大增益模式下,电压增益为 33dB,单边带噪声系数(SSB NF)为9.6dB,输入参考三阶交调点(ⅡP3)为-11Bm;在最小增益模式下,电压增益为 14dB,单边带噪声系数为28dB,输入参考三阶交调点为 8dBm.射频前端电路面积为1.04mm×0.98mm,工作电压为1.8V,消耗电流为30mA.     

应用于SC-UWB收发机的CMOS射频接收前端电路设计

设计了应用于单载波超宽带（SC-UWB）无线收发机中的CMOS射频接收前端电路. 该前端电路采用直接变频结构,包含一个差分低噪声放大器（LNA）、一个正交混频器和两个中频放大器。其中,LNA采用源级电感负反馈结构.首先给出了该类型LNA中输入匹配带宽关于栅源电容、工作频率及匹配目标值的表达式 然后考虑到栅极片上电感、键合电感及其精度,提出了在增益和功耗约束下的噪声因子优化策略。该LNA利用两级放大级的不同谐振点实现了7.1~8.1GHz频段上的平坦增益,并具有两种增益模式来改善接收机动态范围. 正交混频器采用折叠式双平衡吉尔伯特结构. 该射频前端电路采用TSMC0.18um RF CMOS工艺设计,芯片面积为1.43 mm2. 在高、低增益模式下,测得的最大转换增益分别为42dB和22dB,输入1dB压缩点为-40dBm和-20dBm,S11低于-18dB和-14.5dB,中频3dB带宽大于500MHz. 高增益模式下双边带噪声因子为4.7dB. 整个电路在1.8V供电电压下功耗为65mW。     

基于90nm CMOS工艺的60GHz射频接收前端电路设计

设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。     

一种应用于GPS射频前端的低噪声混频器

为了克服混频器噪声对GPS接收机灵敏度造成的影响,设计了一种应用于GPS射频前端的低噪声混频器电路.采用自偏置缓冲级放大本振信号,有效地提高了电路性能.该混频器的转换增益为23 dB,噪声系数为4.55 dB,3阶交调点为-9.36 dBm,在1.57 GHz到1.6 GHz频段上,反射系数S11小于-15 dB,电路采用1.8 V电压供电;混频器核心电路静态工作电流1.2 mA,采用CMOS 0.18 μm工艺实现,芯片版图面积为160μm×360μm.     

一种ISM 2.4GHz的低功耗低中频射频接收机前端

本文描述了一种工作在2.4GHz ISM频段的低功耗、低中频射频接收机前端电路,使用TSMC 0.13um CMOS工艺。整个前端包括一个低噪声放大器以及两次变频下变换混频器。低噪声放大器通过在输入级引入额外的栅-源电容实现了低功耗与低噪声的设计;在下变换混频器设计中,分别使用一个单平衡射频混频器以及两个双平衡低中频混频器实现两次变频下变换技术;射频混频器输入晶体管源极串联电感-电容谐振网络以及低噪声放大器输出级的电感-电容谐振网络总共实现了30dB的镜像抑制率。整个前端占用芯片面积约0.42mm2,在1.2V的供电电压下,仅耗功率4.5mW,实现了4dB的噪声系数,在高增益模式下,获得-22dBm的三阶交调线性度,整个链路电压增益为37dB。     

应用于S波段AESA的射频收发前端设计

采用0．18μm Si RFCMOS工艺设计了应用于s波段AESA的高集成度射频收发前端芯片。系统由发射与接收前端组成,包括低噪声放大器、混频器、可变增益放大器、驱动放大器和带隙基准电路。后仿真结果表明,在3．3V电源电压下,发射前端工作电流为85mA,输出ldB压缩点为5．0dBm,射频输出在2～3．5GHz频带内电压增益为6．3～9．2dB,噪声系数小于14．5dB;接收前端工作电流为50mA,输入1dB压缩点为-5．6dBm,射频输入在2～3．5GHz频带内电压增益为12—14．5dB,噪声系数小于11dB;所有端口电压驻波比均小于1．8：芯片面积1．8×2．6mm0。     

一种高线性度CMOS有源混频器的设计

设计了一个用于数字电视ZERO-IF结构接收机射频前端的CMOS下变频混频器。基于对有源混频器的噪声机制及线性度的物理理解,对传统的有源混频器电路采用电流注入技术,实现了增益,噪声和线性度折中。电路采用UMC0.18RFCMOS工艺实现,SSB噪声系数为18dB,1/f噪声拐角频率100kHz。电压转换增益为5dB和8dB两档增益,输入1dB压缩点为0dBm,IIP3为15dBm（5dB增益）,7dBm（8dB增益）。全差分电路在1.8V供电电压下的功耗不到7mW,可以满足数字电视零中频结构射频前端对高线性度、低闪烁噪声和可变增益的要求。     

低功耗有源UHF-RFID标签芯片

采用SMIC 0.18 μm CMOS工艺,设计了一种低功耗的超高频有源RFID标签芯片射频接收前端电路.其中,低噪声放大器(LNA)采用共源共栅源极电感负反馈差分结构,下变频混频器(Mixer)采用吉尔伯特(Gilbert)有源双平衡结构.通过整体及模块电路优化,该电路在较低功耗下仍然具有较好性能.仿真结果表明,整个接收端功耗仅为14 mW,与传统射频前端芯片相比,功耗降低53%;整体增益为21.6 dB,噪声系数7.1 dB,三阶输入截止点-18.9 dBm,满足有源UHF-RFID标签芯片低功耗高性能的应用需求.     

一款集成驱动放大器的低变频损耗混频器设计

采用0.5μm GaAs工艺设计并制造了一款单片集成驱动放大器的低变频损耗混频器.电路主要包括混频部分、巴伦和驱动放大器3个模块.混频器的射频(RF)、本振(LO)频率为4～7 GHz,中频(IF)带宽为DC～2.5 GHz,芯片变频损耗小于7 dB,本振到射频隔离度大于35 dB,本振到中频隔离度大于27 dB.1 dB压缩点输入功率大于11 dBm,输入三阶交调点大于20 dBm.该混频器单片集成一款驱动放大器,解决了无源混频器要求大本振功率的问题,变频功能由串联二极管环实现,巴伦采用螺旋式结构,在实现超低变频损耗和良好隔离度的同时,保持了较小的芯片面积.整体芯片面积为1.1 mm×1.2 mm.     

一种低噪声高线性度射频前端电路设计

介绍了超高频接收系统射频前端电路的芯片设计。从噪声匹配、线性度、阻抗匹配以及增益等方面详细讨论了集成低噪声放大器和下变频混频器的设计。电路采用硅基0.8μm B iCM O S工艺实现,经过测试,射频前端的增益约为18 dB,双边带噪声系数2.5 dB,IIP 3为+5 dBm,5 V工作电压下的消耗电流仅为3.4 mA。     

用于无线局域网的CMOS射频前端发送器

介绍了一种用于802.11b无线局域网的高线性度射频前端发送器的设计与实现。该发送器采用直接转换结构,从而最大程度地减小了所需的片外和片上元件。电路采用0.18μmCMOS工艺实现。发送器包括两个低通滤波器、一个单边带混频器、一个功率预放大器和一个产生正交本振信号的除2分频器。发送器能够以3 dB一级提供12 dB的增益控制,输出1 dB压缩点为7.7 dBm,正常输出功率为2 dBm。整个发送器工作时消耗电流40 mA,工作电压1.8 V,芯片面积(不包括焊盘)为1.8 mm×1.5 mm。     

应用于TD-SCDMA/LTE/LTE-Advanced收发机的多频多模CMOS射频接收前端电路设计

设计了应用于TD-SCDMA/LTE/LTE-Advanced收发机中的多频段、多模式射频接收前端电路. 该前端电路采用直接变频结构,包含两个可调谐差分低噪声放大器、一个正交混频器和两个中频放大器。其中,两个独立的可调谐低噪声放大器覆盖了4个射频频段,在较低的功耗下实现足够的增益和噪声性能. 并且利用开关电容阵列来调节低噪声放大器的谐振频率点. 低噪声放大器通过混频器的驱动级跨导晶体管实现结合。正交混频器采用折叠式双平衡吉尔伯特结构,利用PMOS晶体管作为本振信号的开关对,从而降低1/f噪声. 前端电路具有3种增益模式以获得更大的动态范围. 模式配置和频段选择功能都由片上的SPI模块控制. 该射频前端电路采用TSMC0.18um RF CMOS工艺实现,芯片面积为1.3 mm2. 全部频段上测量的转换增益高于43dB,双边带噪声系数低于3.5dB. 整个电路在1.8V供电电压下,消耗电流约31mA。     

2.4GHz无线传感器网络SoC芯片上混频器的设计

介绍了一种采用SMIC 0.18μm RFCMOS 工艺,设计了一种应用于2.4GHz无线传感器网络SoC芯片的射频发射机上混频器模块电路单元,其中转换增益为-6.3 dB,输入1 dB压缩点为-4.6 dBm.工作电压为1.8 V,功耗为5.4 mW,工作频率范围为2.4～2.483 5 GHz,工作温度范围为-20～+80℃低功耗的上混频器.上混频器芯片的面积为0.56 mm2.     

一种应用于GNSS接收机的无电感多模射频前端

本文设计了一种应用于GNSS接收机的无电感多模射频前端。与传统低噪声放大器结构不同,本设计使用了无电感电流模式以及利用噪声消除技术的低噪声放大器。其高阻输入的射频放大器进一步放大信号并将单端信号转为差分信号。后级无源混频器将信号下变频到中频并将信号传输到下一级的模拟电路模块。文中还有本振缓冲器实现压控振荡器的二分频和25%占空比的方波新号的产生用于控制混频器开关。测试结果表明该射频前端在1.2V电源电压下仅消耗6.7mA电流,并获得了良好的综合性能。射频前端的输入回损为-26dB,而1.43dB的低噪声系数也保证了良好的接收灵敏度。在射频前端电压增益为48dB情况下,测得的输入1dB压缩点为-43dBm。该电路采用了55nm标准CMOS工艺实现,面积非常小,仅仅为220 μm×280 μm左右。     

一种应用于6-9GHz UWB系统的低噪声CMOS射频前端设计

本文介绍了一种应用于6-9 GHz超宽带系统的全集成差分CMOS射频前端电路设计。在该前端电路中应用了一种电阻负反馈形式的低噪声放大器和IQ两路合并结构的增益可变的折叠式正交混频器。芯片通过TSMC 0.13µm RF CMOS工艺流片,含ESD保护电路。经测试得该前端电路大电压增益为23~26dB,小电压增益为16~19dB;大增益下前端电路平均噪声系数为3.3-4.6dB,小增益下的带内输入三阶交调量(IIP3)为-12.6dBm。在1.2V电压下,消耗的总电流约为17mA。     

差分式低电压高增益电流模式集成射频接收机前端

本文提出了一种用于802.11 b 无线局域网的差分式低电压该增益电流模式射频前端集成电路。该电路包含一个差分式跨导低噪声放大器和一个差分式电流模式下混频器。单边跨导低噪声放大器仅含一个MOS晶体管和2个电感、2个电容构成。放大器中的栅-源并联电容Cx1 和 Cx2 不仅能减小栅-源寄生电容对谐振频率和输入匹配阻抗的的影响,而且能使得栅电感的取值变小。电流模式混频器由开关电流镜构成。调节开关电流镜晶体管之间沟道尺寸比值可以增加混频器的增益,从而增大射频接收机前端的功率增益。该射频前端电路工作在1V的电源电压下。使用chartered 0.18μm CMOS工艺进行了流片。 对芯片进行测试得到该射频前端的功率增益为17.48 dB, 输入三阶交调截点 (IIP3) 为 -7.02 dBm. 后仿真表示该芯片的噪声系数为4.5 dB,功耗仅为 14mW。     

一种用于3.1–4.8GHz MB-OFDM 超宽带系统的CMOS接收机

本文介绍一种应用于3.1-4.8GHz 多频带正交频分复用超宽带系统的全集成全差分CMOS接收机芯片。在接收机射频前端中应用了一种增益可变的低噪声放大器和合并结构的正交混频器。在I/Q中频通路中则集成了5阶Gm-C结构的有源低通滤波器以及可变增益放大器。芯片通过Jazz 0.18μm RF CMOS工艺流片,含ESD保护电路。该接收机最大电压增益为65dB,增益可调范围为45dB,步长6dB;接收机在3个频段的平均噪声系数为6.4-8.8dB,带内输入三阶交调量(IIP3)为-5.1dBm。芯片面积为2.3平方毫米,在1.8V电压下,包括测试缓冲电路和数字模块在内的总电流为110mA。     

一种K波段高增益低噪声折叠式双平衡混频器

基于130 nm RF CMOS工艺,设计了一种适用于K波段的高增益低噪声折叠式下变频混频器。采用折叠式双平衡电路结构,混频器的跨导级和开关级可以在不同的偏置条件下工作,为优化两级的噪声提供了极大的自由度。采用电流复用技术,混频器的转换增益和噪声系数得以显著改善。后仿真结果表明,该混频器在本振功率为-3 dBm时,实现了27.8 dB的转换增益和7.36 dB的噪声系数。在射频信号为24 GHz处的输入1 dB压缩点P1dB为-18.8 dBm,本振端口对射频端口的隔离度大于60.2 dB。该电路工作于1.5 V的电源电压,总直流电流为12 mA,功耗为18 mW。该混频器以适中的功耗获得了极高的整体性能,适用于低功耗、低噪声24 GHz雷达接收机。