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传统的PLL(Phase Locked Loop)电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC(Time-to-Digital Converter)的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环(Phase Locked Loop,PLL)电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要. 相似文献
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利用直接数字频率合成(DDS)和锁相环(PLL)技术相结合的混合频率合成方案,研制了一种C波段宽带、高频率分辨率、快速线性扫频的频率源。为了给PLL 提供低相位噪声的宽带扫频参考信号,选用ADI 的DDS芯片AD9914,并利用阶跃恢复二极管(SRD)高次倍频电路结合二倍频器产生高达3400 MHz 的时钟信号。通过上位机配置AD9914 内部频率调谐字和数字斜坡发生器,产生512.5-987.5MHz 的扫频参考信号,其频率分辨率可精细到赫兹量级。选用低附加噪声的鉴相器和宽带VCO 芯片设计C 波段锁相源,在宽带工作频率范围内对DDS 扫频信号进行快速跟踪,并有效抑制杂散信号。实测结果表明,该扫频源工作频率为4. 1- 7. 9 GHz,在频率分辨率配置为0. 38 MHz 时,单向扫频周期为1 ms,扫频线性度为1. 58×10-6 。单频点输出时相位噪声优于-114 dBc/ Hz@ 10 kHz和-119 dBc/ Hz@ 100 kHz,杂散抑制优于69 dBc。 相似文献
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采用GF 130 nm CMOS工艺,设计了一种低功耗低噪声的电荷泵型双环锁相环,该锁相环可应用于符合国际及中国标准的超高频射频识别阅读器芯片。通过对双环锁相环在带宽和工作频率上的合理设置,以及对压控振荡器中变容二极管偏置电阻及电荷泵中参考杂散的理论分析和优化设计,改进了锁相环电路功耗和噪声性能。仿真结果表明,该锁相环在输出工作频率范围为840~960 MHz时,功耗为31.21 mW,在距中心频率840.125 MHz频偏100 kHz处的相位噪声为 -108.5 dBc/Hz,频偏1 MHz处的相位噪声为 -132.3 dBc/Hz。与同类锁相环相比较,本文电路在噪声和功耗方面具有一定优势。 相似文献
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设计一种采用平面螺旋变压器作为耦合终端的CMOS电感电容正交压控振荡器,该正交VCO采用SMIC 0.18 um 数模混合&RF 1P6M CMOS工艺进行了流片验证。测试结果表明:电路在1.8 V电源供电和工作频率为4.6 GHz时,相位噪声为-125.7 dBc/Hz@1MHz,核心直流功耗仅为10 mW。根据时域的输出波形,测量的相位误差大约为1.5°,输出功率约为-2dBm。芯片的工作频率为4.36-4.68 GHz,调谐范围为320MHz(7.0%),电路的优值为-189dB。 相似文献
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提出了一种应用于860~960 MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路.VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围.电路采用UMC 0.18 μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283~2.557 GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号.芯片面积约为1 mm×1 mm,当PLL输出信号频率为895.5 MHz时,测得其相位噪声为-132.25 dBc/Hz@3 MHz,电源电压3.3 V时,电路消耗总电流为8 mA. 相似文献
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设计了一种全集成交叉耦合变压器反馈的LC压控振荡器(LC-VCO),该VCO即使在电源电压低于阈值电压的情况下实现了低相位噪声和超低功率消耗。该超低功耗的VCO采用SMIC 0.18um 数模混合&RF 1P6M CMOS工艺进行了流片验证。测试结果表明:电路在0.4 V电源供电和工作频率为2.433 GHz时,相位噪声为-125.3 dBc/Hz@1MHz,核心直流功耗仅为640uW。芯片的工作频率为2.28-2.48 GHz,调谐范围为200 MHz (8.7%),电路的优值为-195.7dB。该VCO完全可以满足IEEE 802.11b接收机的应用要求。 相似文献
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设计了一款宽带CMOSLCVCO,在分析VCO相位噪声来源的基础上,对VCO进行了结构优化和噪声滤除,并采用了开关电容阵列以增加带宽。电路采用0.18μmCMOS射频工艺进行流片验证,芯片面积为0.4mm×1mm。测试结果显示:芯片的工作频率为3.34~4.17GHz,中心频率为4.02GHz时输出功率是-9.11dBm,相位噪声为-120dBc/Hz@1MHz,在1.8V工作电压下的功耗为10mW。 相似文献
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低抖动锁相环中压控振荡器的设计 总被引:2,自引:2,他引:0
压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz~1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps. 相似文献
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利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。 相似文献
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提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz. 相似文献
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提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz. 相似文献
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在PLL电路设计中,压控振荡器设计是电路的关键模块,按类型又主要分为LC震荡器和环形振荡器两种,其性能直接决定了相位噪声、频率稳定度及覆盖范围。文章介绍了一款1.8 GHz的基于交叉耦合对LC结构的低噪声CMOS压控振荡器的设计,并对调谐范围、相位噪声以及电路起振条件等做了分析讨论。该设计采用0.18μm 6层金属CMOS工艺制造,模块面积为0.3 mm2,电路经过Cadence SpectreRF仿真,VCO的输出范围为1 594~2 023 MHz,中心频率1.8 GHz输出时相位噪声为-118 dBc/Hz@600 kHz,1.9 GHz输出时相位噪声为-121 dBc/Hz@600 kHz。结果表明该VCO设计达到了较宽的频率覆盖范围和较低的相位噪声,可以满足低噪声PLL的设计要求。 相似文献
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设计了一种应用于28 Gbit/s高速串行接口的低噪声时钟发生器,包括全差分电荷泵、差分环路滤波器、差分压控振荡器。为了降低相位噪声,采用全差分结构来降低共模噪声和电流失配。为了进一步降低小数分频器引入的噪声,提出一种基于计数器的分频器。为了保证时钟发生器在各种工艺和温度偏差下均能自动锁定,设计了自适应调谐电容电路。采用65 nm CMOS工艺进行设计,芯片面积为0.36 mm2,整体功耗为36 mW。后仿真结果表明,该时钟发生器在14 GHz 锁定后的相位噪声是-113 dBc@1 MHz,压控振荡器的调谐范围是12.8~15.0 GHz,自动锁定电路能在全调谐范围内对电路进行自动调整和锁定。 相似文献
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设计了一种全集成交叉耦合变压器反馈的LC压控振荡器(LC-VCO),该VCO在电源电压低于阈值电压的情况下实现了超低功率消耗和低相位噪声.该超低功耗的VCO采用SMIC 0.18μm数模混合RF 1P6M CMOS工艺进行了流片验证.测试结果表明:电路在0.4V电源供电和工作频率为2.433GHz时,相位噪声为-125.3dBc/Hz(频偏1MHz),核心直流功耗仅为720μW.芯片的工作频率为2.28~2.48GHz,调谐范围为200MHz(8.7%),电路的优值为-193.7dB,信号的输出功率约为1dBm.该VCO完全可以满足IEEE 802.11b接收机的应用要求. 相似文献