A 0.6 V 10 bit 1 MS/s monotonic switching SAR ADC with common mode stabilizer in 0.13 μm CMOS

This paper presents a 0.6 V 10 bit successive approximation register （SAR） ADC design dedicated to the wireless sensor network application. It adopts a monotonic switching scheme in the DAC to save chip area and power consumption. The main drawback of the monotonic switching scheme is its large common mode shift and the associated comparator offset variation. Due to the limited headroom at the 0.6 V supply voltage, the conventional constant current biasing technique cannot be applied to the dynamic comparator. In this design, a common mode stabilizer is introduced to address this issue in low-voltage design. The effectiveness of this method is verified through both simulation and measurement results. Fabricated with 1P8M 0.13 μm CMOS technology, the proposed SAR ADC consumes 6.3 μW at 1 MS/s from a 0.6 V supply, and achieves 51.25 dB SNDR at the Nyquist frequency and FOM of 21 fJ/conversion-step. The core area is only 120 × 300 μm^2.     

基于SST驱动器的低功耗10 Gbit/s发射机

基于SMIC 40 nm CMOS工艺,提出了一种可适用于背板与芯片互连的10 Gbit/s低功耗发射机。该发射机由半率前馈均衡器、时钟信号接收电路和源串联终端(SST)驱动器组成。前馈均衡器采用半率结构,以降低发射端的时钟信号频率。通过对发射端信号进行预加重,消除了码间干扰的影响。改进了SST驱动器的输出阻抗校准电路,解决了输出阻抗在不同工艺角下的波动问题。在相同输出摆幅下,SST电压模式驱动器的功耗为传统电流模式(CML)驱动器的1/4。结果表明,发射机的数据率为10 Gbit/s,传输信道在5 GHz Nyquist频率处的衰减为14.2 dB。在1.1 V电源电压下,传输信道输出信号的眼高为147 mV,眼宽为79 ps。发射机的总功耗为20.6 mW。     

一种基于注入锁定环形振荡器的时钟产生电路

提出了一种基于谐波注入锁定数控环形振荡器的时钟产生电路。采用注入锁定技术,极大地抑制了环形振荡器的相位噪声。在频率调谐环路关断的情况下,数控式振荡器可以正常工作,与需要一直工作的锁相环相比,大大节省了功耗。分析了电路的参考杂散性能。在65 nm CMOS工艺下进行流片测试,芯片的面积约为0.2 mm²。测试结果表明,设计的时钟产生电路工作在600 MHz时,1 MHz频偏处的相位噪声为-132 dBc/Hz,在1 V的电源电压下仅消耗了5 mA的电流。     

A 1 V 186-μW 50-MS/s 10-bit subrange SAR ADC in 130-nm CMOS process

This paper presents a 10-bit 50-MS/s subrange successive-approximation register (SAR) analog-to-digital converter (ADC) composed of a 4-bit SAR coarse ADC and a 6-bit SAR fine ADC. In the coarse ADC, multi-comparator SAR architecture is used to reduce the digital logic propagation delay, and a traditional asynchronous SAR ADC with monotonic switching method is used as the fine ADC. With that combination, power dissipation also can be much reduced. Meanwhile, a modified SAR control logic is adopted in the fine ADC to speed up the conversion and other techniques, such as splitting capacitors array, are borrowed to reduce the power consumption. Fabricated with 1P8M 130-nm CMOS technology, the proposed SAR ADC achieves 51.6-dB signal to noise and distortion ratio (SNDR) and consumes 186 μ W at 50 MS/s with a 1-V supply, resulting in a figure of merit (FOM) of 12 fJ/conversion-step. The core area is only 0.045 mm².     

3 GHz低杂散锁相环中的低失配电荷泵

基于SMIC 40 nm CMOS工艺,提出了一种改进型电荷泵电路。在传统电荷泵锁相环中,电荷泵存在较大的电流失配,导致锁相环产生参考杂散,使锁相环输出噪声性能恶化。设计的电荷泵电路在电流源处引入反馈,降低了电流失配。仿真结果表明,在供电电压为1.1 V,电荷泵充放电电流为0.1 mA,输出电压在0.3~0.7 V范围变化时,电荷泵的电流失配率小于0.83 %,锁相环的输出参考杂散为-65.5 dBc。     

大间距相控阵天线栅瓣抑制技术研究

适当增加阵元间距有利于降低相控阵天线的成本,但是会带来不期望的栅瓣。文中针对5×5大间距相控阵天线栅瓣抑制技术进行了研究。改进了传统遗传算法,增加了种群的多样性。首先采用改进的遗传算法优化得到局部解,然后运用模式搜索算法优化得到最优解,并对阵列口径及阵元最小间距进行约束。其次,结合实际的工程应用,对阵元位置进行约束,优化出便于生产应用的最佳阵列排布。仿真结果表明,优化后的阵列,最大栅瓣电平得以有效抑制,满足工程应用的要求。     

应用于Zigbee通信协议的采用了中和技术的数字控制功率放大器

本文介绍了一种CMOS全片集成的功率放大器,满足802.15.4规范,并采用采用了中和电容技术。采用了一种新型的采用了数字接口的结构,可以使基带信号直接控制PA的输出功率,从而无需DAC。采用中和电容技术以提高反向隔离度。该芯片采用SMIC 0.18um工艺流片。 测试结果表明,在1dB压缩点处,本文所提出的功率放大器具有13.5dB的功率增益,最大3.48dBm的输出功率和35.1%的PAE。核心面积为0.73mm*0.55mm。     

一种用于10 Gb/s Serdes的40 nm CMOS锁相环

提出了一种应用于10 Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5 GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5 GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40 nm工艺下完成设计,在 1.1 V的供电电压下,锁相环的总电流为7.6 mA,输出5 GHz时钟在10 kHz~100 MHz积分范围内的均方根抖动约为107 fs,芯片尺寸仅为780 μm×410 μm。     

一种低参考杂散高PSNR的I型锁相环

基于GF 130 nm CMOS工艺,设计了一种低参考杂散、高电源噪声抑制比(PSNR)的I型锁相环。相较于电荷泵型锁相环,I型锁相环存在锁定范围小、参考杂散性能差等缺点。此外,压控振荡器是对电源噪声敏感的模拟电路,电源线上的噪声会恶化振荡器的输出抖动性能。通过引入采样保持电路和电源电压整形器,降低了I型锁相环的参考杂散和电源噪声敏感系数。仿真结果表明,设计的I型锁相环的工作频率范围为2.1~2.8 GHz,参考杂散为－66 dBc,PSNR为－25 dB,功耗为10 mW,芯片占用面积为0.009 mm²。     

双重噪声整形连续时间Δ-Σ调制器的架构设计

提出了一种低功耗连续时间多比特Δ-Σ调制器架构。该架构充分利用了Δ-Σ结构高分辨率和连续时间结构高速度的特点。将量化器的输出分为最高有效位(MSB)和最低有效位(LSB),LSB被反馈到量化器和DAC的输入,提高了系统的分辨率和线性度,降低了系统的硬件复杂度。除此之外,积分器的输出摆幅也显著减小,大大降低了运算放大器对带宽和增益的要求。使用SAR量化器中的开关电容DAC阵列进行环路延迟补偿,进一步提高了环路滤波器功率效率。通过仿真分析,验证了提出架构的正确性。