高速CMOS／SOI电路输入保护网络的优化设计

报道CMOS/SOI集成电路中输入保护网络的优化设计.从网络内部参数、总体设计的理论分析以及失效测试等方面讨论了各种因素对静电失效的影响,并在此基础上成功地研制了抗静电能力超过2000V、电路平均单级门延迟小于2.7ns的输入保护网络.     

一种改进型MLSCR-ESD结构设计分析

集成电路中半导体器件的特征尺寸不断减小,集成电路对ESD的冲击更加敏感。静电防护成为集成电路中最重要的可靠性指标之一,ESD保护结构也成为芯片设计中的难题。随着集成电路规模的增大,芯片引脚增多,大量面积被用于ESD保护电路,导致成本提高。可控硅结构的ESD保护器件相比其他已知保护结构具有最高的单位面积ESD性能,因此成为低成本片上ESD设计方案的首选。针对改进型横向SCR (MLSCR,又称N+桥式SCR)的ESD保护结构,对其关键特性指标结合理论分析与实验数据进行分析。基于某0.18μm 5 V CMOS工艺的流片结果,对SCR结构的工作原理以及关键的触发电压、保持电压参数进行说明,并提出改进方案。     

CMOS器件抗静电措施的研究

由于CMOS器件静电损伤90%是延迟失效,对整机应用的可靠性影响太大,因而有必要对CMOS器件进行抗静电措施。本文描述了CMOS器件受静电损伤的机理,从而对设计人员提出了几种在线路设计中如何抗静电,以保护CMOS器件不受损伤。     

高鲁棒性N型沟道RF-LDMOS在TLP应力下的电学机理研究

提高射频功率器件的鲁棒性有利于增强器件的抗静电放电能力和抗失配能力.为了直观地了解器件内部发生的电学过程，本文研究了高鲁棒性N型沟道RF-LDMOS（Radio Frequency Lateral Diffusion MOS）在TLP（Transmission Line Pulse）应力下的电学机理.利用0.18μm BCD（Bipolar/CMOS/DMOS）先进制程，实现了特定尺寸器件的设计与流片.通过实测与仿真的对比，发现静电放电失效的随机性、芯片内部的热效应是导致仿真和实测差异的非理想因素.通过对TLP仿真的各阶段重要节点的分析，证明了源极下方的P型埋层有利于提高空穴电流的泄放能力，从而提高RF-LDMOS的鲁棒性.     

CMOS/SOI 64Kb静态随机存储器

对一种CMOS/SOI 64Kb静态随机存储器进行了研究,其电路采用8K×8的并行结构体系．为了提高电路的速度,采用地址转换监控(Address-Translate-Detector,ATD)、两级字线(Double-Word-Line,DWL)和新型的两级灵敏放大等技术,电路存取时间仅40ns;同时,重点研究了SOI静电泄放(Electrostatic-Discharge,ESD)保护电路和一种改进的灵敏放大器,设计出一套全新ESD电路,其抗静电能力高达4200—4500V．SOI 64Kb CMOS静态存储器采用1.2μm SOI CMOS抗辐照工艺技术,芯片尺寸为7.8mm×7.24mm．     

0.18 μm SOI工艺抗辐照触发器性能研究

随着集成电路制造工艺尺寸不断减小、集成度不断提高,集成电路在太空环境应用中更容易受到单粒子辐照效应的影响,可靠性问题越发严重。特别是对高频数字电路而言,单粒子翻转效应(SEU)及单粒子瞬态扰动(SET)会导致数据软错误。虽然以往的大尺寸SOI工艺,具有很好的抗单粒子性能,但仍需要对深亚微米SOI电路进行辐照效应研究。文中通过对4种触发器链进行抗辐照设计,用0.18μm SOI工艺进行了流片验证,并与体硅CMOS工艺对比分析。1.8V电源电压条件下的触发器翻转阈值可以达到41.7MeV·cm2/mg,抗辐射性能比0.18μm体硅CMOS工艺提升了约200%。     

CMOS双外差调频接收机

本文介绍了一种窄频带、无调节双外差CMOS调频接收机的实验结果。这种接收机所带的高Q值开关电容中频(IF)滤波器以3MHz为中心。集成电路块上包容了从射频(RF)(50—100MHz)电路到音频输出的所有滤波及解调电路。用1.75μm双层多晶硅CMOS工艺做出具有5mV输入灵敏度和-30dB静电平的实验模型调频接收机,其芯片面积为7.7mm~2,在5V电源时,功耗为80mV。     

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小,射频集成电路承受的静电放电(ESD)问题日趋变得复杂.保护电路与被保护核心电路的相互影响,已经成为制约射频集成电路发展的一个障碍.本文主要研究CMOS工艺下,ESD保护电路与被保护核心电路之间的相互影响的作用机理,提出研究思路,并对射频集成电路ESD保护电路的通用器件作出评价.1.引言随着半导体...     

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。     

100V高压pMOS器件研制

研制出适用于100V高压集成电路的厚栅氧高压pMOS器件. 在器件设计过程中利用TCAD软件对器件结构及性能进行了模拟和优化，开发出与0.8μm n阱标准CMOS工艺兼容的高压工艺流程，并试制成功. 实验结果表明，该器件关态击穿电压为-158V，栅压-100V时饱和驱动电流达17mA (W/L=100μm/2μm) ，可以在100V高压下安全工作.     

深槽TVS研究

以静电放电（ESD）以及其他一些电压浪涌形式随机出现的瞬态电压,通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能。电子器件越来越容易受到电压浪涌的影响,甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰,瞬态电压抑制器（TVS）通常用来保护敏感电路受到浪涌的冲击。基于不同的应用。瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积,并且获得更高的抗浪涌能力,深槽TVS的概念已经被提出和研究。深槽TVS的结面形成于纵向的深槽的侧壁,这样,在相同的芯片面积下,它有更多的有效结面积,即更强的放电能力。我们也可以预见,深槽TVS的小封装尺寸对应用于保护高端IC非常关键。     

CMOS片上电源总线ESD保护结构设计

随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了三种常见的CMOS集成电路电源总线ESD保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD保护电源总线拓扑结构.运用HSPICE仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD测试通过±3 000 V.     

A BiCMOS analog front-end circuit for an FDM-based ADSL system

This BiCMOS analog front-end (AFE) integrated circuit contains the analog transmit function and a low-noise receiver for FDM-based ADSL systems. The IC includes a current steered 14-bit 5-Msps D/A converter, laser trimmed third-order reconstruction and anti-alias filters, a programmable attenuator with 200-ohm output drive capability, 60-dB of RX programmable gain, and a serial interface. Trimmable thin-film resistors allow ±4% filter cutoff frequency and absolute gain accuracy. The multitone power ratio performance of the part is approximately 65 dB with a spurious free dynamic range >70 dBc. The CMRR of the RX channel is >90 dB@1.1 MHz. PSRR for transmit and receive are greater than 60 dB. The isolation features of the 1.2-μm BiCMOS technology allow transmit and receive to operate in full-duplex mode with greater than 80 dB of cross-talk isolation. The chip size is 25.8 mm² which includes bond pads and electrostatic discharge protection devices     

一种CMOS IC片上电源ESD保护电路

随着集成电路工艺的高速发展,特征尺寸越来越小,静电放电对CMOS器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了两种常见的CMOS集成电路电源系统ESD保护电路,分析了它们的电路结构、工作原理和存在的问题,进而提出了一种改进的电源动态侦测ESD保护电路.使用HSPICE仿真验证了该电路工作的正确性,并且在一款自主芯片中使用,ESD测试通过士3000 V.     

A new gas discharge device for electrostatic printing

A new gas discharge device for electrostatic printing is described, which is flat in shape, simple in structure, and has inherent scanning capability. As a glow discharge is sequentially transferred in the device, voltage pulses are generated from the discharge spaces and fed to recording styluses one after another. These voltage pulses are applied to the dielectric coating of the electrostatic recording paper and form latent electrostatic images on the dielectric coating in response to recording signal voltages applied simultaneously to the back side of the paper. A facsimile receiver employing the device has satisfactorily recorded facsimile signals at a rate of 9000 picture elements per second.     

一种系统级封装的ESD保护技术

介绍了一种系统级封装(SiP)的ESD保护技术。采用瞬态抑制二极管(TVS)构建合理的ESD电流泄放路径,实现了一种SiP的ESD保护电路。将片上核心芯片的抗ESD能力从HBM 2 000 V提升到8 000 V。SiP ESD保护技术相比片上ESD保护技术,抗ESD能力提升效果显著,缩短了开发周期。该技术兼容原芯片封装尺寸,可广泛应用于SiP类产品开发中。     

Electrical overstress and electrostatic discharge

Semiconductor devices have a limited ability to sustain electrical overstress (EOS). The device susceptibility to EOS increases as the device is scaled down to submicron feature size. At present, EOS is a major cause for IC failures. Published reports indicate that nearly 40% of IC failures can be attributed to EOS events. Hence, EOS threats must be considered early in the design process. For semiconductor devices, EOS embodies a broad range of electrical threats due to electromagnetic pulses, electrostatic discharge (ESD), system transients, and lightning. EOS-related failures in semiconductor devices can be classified according to their primary failure mechanisms into: thermally-induced failures, electromigration, electric-field-related failures. In general, thermally-induced failures are related to the doping level, junction depth, and device characteristic-dimensions whereas electric-field induced failures are primarily related to the breakdown of thin oxides in MOS devices     

深亚微米低压CMOS IC的ESD保护方法

详述了目前用于亚微米ＣＭＯＳＩＣ的静电放电保护方法,比较了它们各自的特点,并详细阐述了栅耦合ＰＭＯＳ触发／ＮＭＯＳ触发横向可控硅ＥＳＤ保护电路的工作原理。     

第二代居民身份证制卡工艺静电测量及防护

在第二代居民身份证的制卡制证过程中,静电放电（ESD）现象比较严重,成为主要的失效原因之一.在仔细测量的基础上,给出了整个制卡过程中生产环境的静电电压测量值.这些测量数据,对进一步分析制卡层压工序ESD现象,以及身份证模块ESD指标的确定具有重要的意义.并提出了相应的静电防护措施.     

E~2PROM工艺的ESD保护电路失效分析

ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。