CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

CMOS片上电源总线ESD保护结构设计

随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了三种常见的CMOS集成电路电源总线ESD保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD保护电源总线拓扑结构.运用HSPICE仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD测试通过±3 000 V.     

用于16通道16位D/A转换器的全芯片ESD保护电路

ESD保护电路是保证集成电路可靠性的重要电路之一。具有较大芯片面积和较多电源域的集成电路给全芯片ESD保护电路的设计带来挑战。基于0.6 μm CMOS工艺,设计了一种全芯片ESD保护电路,应用于5个电源域的16通道16位D/A转换器中。该D/A转换器的抗ESD能力大于2 000 V,芯片尺寸为9 mm × 9 mm。     

SCR 器件在深亚微米CMOS静电保护电路中的应用

:CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制.因此,对ESD保护的要求也更加严格,需要采取更加有效而且可靠的ESD保护措施.针对近年来SCR器件更加广泛地被采用到CMOS静电保护电路中的情况,总结了SCR保护电路发展过程中各种电路的工作机理.旨在为集成电路设计人员提供ESD保护方面的设计思路以及努力方向.     

SCR器件在CMOS静电保护电路中的应用

静电放电(ESD)对CMOS电路的可靠性构成了很大威胁。随着CMOS电路集成度的不断提高，其对ESD保护的要求也更加严格。针对近年来SCR器件更加广泛地被采用到CMOS静电保护电路中的情况，文章总结了SCR保护电路发展过程中各种电路的工作机理。旨在为集成电路设计人员提供ESD保护方面的设计思路以及努力方向。     

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小,射频集成电路承受的静电放电(ESD)问题日趋变得复杂.保护电路与被保护核心电路的相互影响,已经成为制约射频集成电路发展的一个障碍.本文主要研究CMOS工艺下,ESD保护电路与被保护核心电路之间的相互影响的作用机理,提出研究思路,并对射频集成电路ESD保护电路的通用器件作出评价.1.引言随着半导体...     

基于二极管技术优化射频集成电路的ESD

在CMOS集成电路设计中,工艺尺寸不断减小、栅氧厚度不断变薄,对ESD提出更高的要求。尤其在射频集成电路中,ESD的寄生电容对射频性能将产生不可忽略的影响。基于二极管正向偏置对ESD电流的泄放能力,通过引入电感和电容对ESD脉冲的精确模拟,通过设计有效的有源RC电源钳位电路,考虑到版图电阻电容寄生对ESD的射频性能的影响,提出3种版图设计,对各种版图进行了仿真,分析ESD和射频性能,提出了最优的版图,满足射频集成电路应用的ESD保护电路。     

适用于模拟及模数混合IC的ESD保护结构

本文介绍两种适合于高频 CMOS 模拟电路的 ESD 保护结构,即用于模拟电路的 ESD保护结构和集总(all-in-one)ESD 保护结构。模拟 ESD 保护结构用于保护模拟输入和输出端,适合于电流模式、高频和高分辨率电路。集总 ESD 保护结构适合于高速、射频和混合信号集成电路。     

由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

一种用于继电保护的电源钳位静电放电电路

与消费类电子产品相比,用于继电保护的集成电路(IC)面临着更为严苛的静电放电(ESD)环境,需要高可靠性的电源钳位ESD电路,但这会给芯片带来较大的泄漏功耗.针对继电保护电路的ESD需求,提出了一种低漏电型电源钳位ESD电路,减小了ESD触发模块的电容,有效防止了继电保护下快速上电和高频噪声带来的误触发.利用电流镜结构获得大的等效ESD触发模块电容,保证了泄放晶体管的导通时间.利用钳位二极管技术,减小钳位电路触发模块的泄漏电流.基于标准65 nm CMOS工艺对电源钳位ESD电路进行了流片验证,测试结果表明,人体模型(HBM) ESD防护能力可达4 kV,泄漏电流为25.45 nA.     

Whole-chip ESD protection design with efficient VDD-to-VSS ESDclamp circuits for submicron CMOS VLSI

A whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits is proposed to provide a real whole-chip ESD protection for submicron CMOS IC's without causing unexpected ESD damage in the internal circuits. The efficient VDD-to-VSS ESD clamp circuit has been designed to provide a low-impedance path between the VDD and VSS power lines of the IC during the ESD-stress condition, but this ESD clamp circuit is kept off when the IC is under its normal operating condition. Due to the parasitic resistance and capacitance along the VDD and VSS power lines, the ESD-protection efficiency is dependent on the pin location on a chip. Therefore, an experimental test chip has been designed and fabricated to build up a special ESD design rule for whole-chip ESD protection in a 0.8-μm CMOS technology. This whole-chip ESD protection design has been practically used to rescue a 0.8-μm CMOS IC product with a pin-to-pin HBM ESD level from the original level of 0.5 kV to become above 3 kV     

IC设计中的ESD保护技术探讨

ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。     

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离.     

Electrostatic discharge protection scheme without leakage current path for CMOS IC operating in power-down-mode condition on a system board

A new design on the electrostatic discharge (ESD) protection scheme for CMOS IC operating in power-down-mode condition is proposed. By adding a VDD_ESD bus line and diodes, the new proposed ESD protection scheme can block the leakage current from I/O pin to VDD power line to avoid malfunction during power-down-mode operating condition. During normal circuit operating condition, the new proposed ESD protection schemes have no leakage path to interfere with the normal circuit functions. The whole-chip ESD protection design can be achieved by insertion of ESD clamp circuits between VSS power line and both VDD power line and VDD ESD bus line. Experimental results have verified that the human-body-model (HBM) ESD level of this new scheme can be greater than 7.5 kV in a 0.35-μm silicided CMOS process. Furthermore, output-swing improvement circuit is proposed to achieve the full swing of output voltage level during normal circuit operating condition.     

The impact of low-holding-voltage issue in high-voltage CMOS technology and the design of latchup-free power-rail ESD clamp circuit for LCD driver ICs

The holding voltage of the high-voltage devices in snapback breakdown condition has been found to be much smaller than the power supply voltage. Such characteristics will cause the LCD driver ICs to be susceptible to the latchup-like danger in the practical system applications, especially while these devices are used in the power-rail ESD clamp circuit. A new latchup-free design on the power-rail ESD clamp circuit with stacked-field-oxide structure is proposed and successfully verified in a 0.25-/spl mu/m 40-V CMOS process to achieve the desired ESD level. The total holding voltage of the stacked-field-oxide structure in snapback breakdown condition can be larger than the power supply voltage. Therefore, latchup or latchup-like issues can be avoided by stacked-field-oxide structures for the IC applications with power supply of 40 V.     

E~2PROM工艺的ESD保护电路失效分析

ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。     

Complementary-LVTSCR ESD protection circuit for submicron CMOS VLSI/ULSI

There is one LVTSCR device merged with short-channel NMOS and another LVTSCR device merged with short-channel PMOS in a complementary style to offer effective and direct ESD discharging paths from the input or output pads to VSS and VDD power lines. The trigger voltages of LVTSCR devices are lowered to the snapback-breakdown voltages of short-channel NMOS and PMOS devices. This complementary-LVTSCR ESD protection circuit offers four different discharging paths to one-by-one bypass the four modes of ESD stresses at the pad, so it can effectively avoid unexpected ESD damage on internal circuits. Experimental results show that it provides excellent ESD protection capability in a smaller layout area as compared to the conventional CMOS ESD protection circuit. The device characteristics under a high-temperature environment of up to 150/spl deg/C are also experimentally investigated to guarantee the safety of this proposed ESD protection circuit.