基于SOA技术的高校URP建设的研究

通过基于SOA技术的高校管理工作一体化信息系统软件的设计,综合性地量化学校各项重要信息,使信息一体化程度更为集中,帮助管理工作者、校务管理人员做出动态的管理决策调整,对于URP流程改造提供具体的实践模型参考。同时研究出一种能够应用于各类普通高校管理工作的无线与网络相结合的软件系统设计模型,提供一种可量化的工作数据系统样本,以比较低廉的代价解决校园信息化过程中的信息孤岛问题,进一步提升校园信息一体化程度。     

封装键合点对IGBT UIS失效的影响研究

为了解决绝缘栅双极型晶体管在实际应用当中的典型关断失效问题,对其在电感无钳位开关条件下的电压应力、电流应力、雪崩能力以及失效模式进行了研究。基于电感无钳位开关测试电路,着重探讨了UIS条件下IGBT的击穿机理。封装打线时将铝线分别键合于多个IGBT芯片发射极的不同部位,并基于自主搭建的测试平台,对该批初步封装的IGBT芯片进行了电感无钳位开关条件下的应力测试。最后提出了封装改进建议,避免封装键合点对于IGBT UIS失效的影响。实验结果表明:封装焊线在IGBT发射极金属所引入的横向电阻会导致IGBT芯片的并联元胞等效电阻不均匀,并使电流更易集中于封装键合点附近,最终导致IGBT芯片在UIS条件下的失效点均位于铝线键合点附近。     

1.2 kV碳化硅MOSFET瞬态可靠性研究

随着碳化硅MOSFET器件在功率变换领域的广泛应用,碳化硅MOSFET器件的瞬态可靠性问题成为研究热点。文章主要研究了1 200 V SiC MOSFET瞬态可靠性的测试与表征。通过搭建短路和UIS测试通用的测试平台进行实验,对短路和UIS失效机理进行分析。通过对商用器件进行重复性测试,研究器件在两种瞬态可靠性测试下性能退化情况,对器件内部退化机理进行合理的分析。     

Investigation on Slit Jet through Upper Internal Structure (UIS) in Highly Compact Vessel of Sodium-Cooled Fast Reactor

An advanced loop-type sodium-cooled fast reactor has been developed by the Japan Atomic Energy Agency. The upper internal structure (UIS) above the core is a key component where control rod guide tubes are housed. A radial slit is set in the UIS to simplify the fuel-handling system and to reduce the reactor vessel diameter. A high-velocity upward flow is formed in the UIS slit. This slit jet influences thermal hydraulic issues in the reactor vessel. A water experiment was carried out to understand the flow field in the UIS, which is composed of the control rod guide tubes and several horizontal perforated plates with a slit. A refractive index matching method was applied to visualize the flow in such a complex geometry. Velocity measurement using particle image velocimetry showed that the velocity in the UIS slit was accelerated by the multiple slits and kept at a high value at the mid-height of the reactor upper plenum. A numerical simulation was carried out for this complex geometry of the UIS to obtain an adequate simulation method. A comparison between the experimental and analytical velocity profiles showed that the numerical simulation is highly applicable.     

VDMOS的UIS能力与制造工艺流程的关系

介绍了几种不同工艺流程:利用光刻胶做掩蔽的P+掩模注入工艺,利用ILD做掩蔽的接触孔P+注入工艺,利用LTO形成的Spacer做屏蔽的平面氧化层P+工艺。分析了这几种工艺流程与UIS能力的关系。由于受光刻工艺影响存在差异,这三种做法最后形成的Deep body区域的横向尺寸差异很大,导致了其UIS能力差异也很大。最后,通过仿真,验证了平面氧化层P+工艺确实具有最强的UIS能力,与理论分析完全一致。     

功率MOS器件在不同温度条件下雪崩特性研究

本文使用实验和二维器件模拟仿真方法研究了高压功率MOS器件在不同温度条件下的耐雪崩能力。实验研究了国产功率MOS器件在最大额定工作温度范围(-55℃～150℃)发生的雪崩能量烧毁行为。采用包含电热非等温模型的ISE TCAD二维仿真软件模拟分析器件发生雪崩失效的机理。无嵌位电感实验数据及模拟结果证明,由于器件内部寄生效应及热效应影响,功率MOS器件雪崩耐量可靠性随着温度升高而退化,其主要原因与雪崩过程引起器件内部寄生双极管开启相关。     

功率MOS和IGBT器件在无嵌位电感开关条件下的动态雪崩特性研究

The ability of high-voltage power MOSFETs and IGBTs to withstand avalanche events under unclamped inductive switching(UIS) conditions is measured.This measurement is to investigate and compare the dynamic avalanche failure behavior of the power MOSFETs and the IGBT,which occur at different current conditions.The UIS measurement results at different current conditions show that the main failure reason of the power MOSFETs is related to the parasitic bipolar transistor,which leads to the deterioration of the avalanche reliability of power MOSFETs.However,the results of the IGBT show two different failure behaviors.At high current mode,the failure behavior is similar to the power MOSFETs situation.But at low current mode,the main failure mechanism is related to the parasitic thyristor activity during the occurrence of the avalanche process and which is in good agreement with the experiment result.     

改善功率MOSFET器件UIS测试能力的方法

介绍了功率MOSFET器件的UIS（非钳位感应开关）测试原理及重要性,通过实际案例,解释UIS与产品质量之间相互关系,分析影响UIS能力的因素,提出改善功率MOSFET器件的3种方法,即改善contact工艺、减小RR,改变设计。实际案例中的两种MOSFET器件A和B应用了这3种方法的组合,使功率MOSFET器件的UIS能力和测试合格率有了很大的提升。     

谈高等学校形象识别系统(UIS)

高等学校形象设计是为实现高等学校形象统一识别目标的具体表现。它是以高等学校形象为核心而展开的系统形象设计 ,塑造和传播高等学校形象 ,显示独特的学校个性 ,创造品牌。高等学校形象的系统评价是基于高等学校形象内部和外部评价因素 ,用系统和科学的评价方法去解决形象评价中错综复杂的问题 ,为高等学校形象设计提供理论依据。