纯数字时钟50%占空比调节电路设计

利用数控延迟线原理和脉冲电路特性设计实现了一种纯数字方式的高性能时钟50%占空比调节电路FD-DCC (Full-Digital Duty-Cycle Corrector ),不包括任何反馈环路,可产生无偏时钟.经0.13 μm工艺版图实现后的SPICE模拟表明,该电路在200～400 MHz频率范围内工作稳定,对占空比在10%～90%范围内的畸变时钟能进行高精度的调节,输出时钟占空比为50%±2%,且输出时钟和原始时钟间相位偏差较小.     

2～5GHz 0.18μm CMOS宽带低噪声放大器设计

本文设计实现了一个2～5GHz的两级CMOS低噪声放大器(LNA),可应用在超宽带的下半频段(3.1～5GHz)。LNA由两级组成,第一级是一个共栅级,保持良好的线性度并完成较好的输入匹配;第二级是一个共源级堆叠一个电流源,在保持低噪声系数的同时降低功耗。通过级联共栅和共源结构进行增益补偿,所设计的LNA具有近似恒定的增益和噪声系数。采用0.18μm CMOS工艺实现后,模拟结果表明,增益和噪声系数在2～5GHz频率范围内分别为11.5dB和5.1dB,输入反射系数低于-22dB。在4GHz时,模拟得到的三阶交调点为-10dBm。在1.8V电源电压下,LNA的功耗约为11mW。     

基于相位合成的时钟50%占空比调节电路设计

本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC(Phase-Blending Duty-Cycle Corrector).相比于传统的占空比调节方式,此电路通过采用SMD(Synchronous Mirror Delay)技术具有较强的抗PVT(Process,Voltage and Temperature)变化的能力,输出时钟和原时钟完全同步和较快的调节速度等特点.经0.13μm CMOS工艺版图实现后HSPICE模拟表明,该占空比调节电路对占空比在10%~90%范围内的400MHz时钟能在4个周期内完成调节,输出时钟占空比为48%~52%.     

用于无线互连的片上天线金属干扰分析与设计规则

定性分析了金属互连线、电源网格、散热与封装以及金属Dummy Fills对2 mm长、30 μm宽的片上偶极天线对工作特性的影响.通过在硅衬底和散热金属之间引入0.35 mm厚的金刚石介质材料使天线的传输增益在20 GHz时提高了9 dB.为研究这些金属结构和布局对集成偶极天线对的传输增益、相位、阻抗及辐射特性带来的干...     

1.5-6GHz增益和噪声系数稳定的两级超宽带CMOS低噪声放大器设计与性能模拟

 针对UWB应用设计实现了一个1.5-6GHz的两级CMOS低噪声放大器(LNA). 通过引入共栅(CG)和共源(CS)结构以获得宽范围内的输入匹配,采用电流镜和峰化电感进行电流复用,所提出的LNA实现了非常平坦化的功率增益和噪声系数(NF). 经标准0.18μm CMOS工艺实现后,版图后模拟结果表明在1.5-5GHz频率范围内功率增益(S21)为11.45±0.05dB,在2-6GHz频率范围内噪声系数(NF)为5.15±0.05dB,输入损耗(S11)小于-18dB. 在5GHz时,模拟得到的三阶交调点(IIP3)为-7dBm,1dB压缩点为-5dBm.在1.8V电源电压下,LNA消耗6mA的电流,版图实现面积仅为0.62mm^2.     

适用于半速率CDR改进型VCO的设计与实现

在0.13μm数字CMOS工艺下设计实现了一种改进型的差分振荡器电路,该电路采用四级环形结构,其中心工作频率为1.25 GHz,版图面积为50μm×50μm,工作范围1.1～1.4 GHz,VCO的增益约为300 MHz/V,在1.2 V电源电压下、工作频率为1.25 GHz时的平均功耗约为10 mW.版图后模拟结果表明,该VCO输出的四相时钟信号间隔均匀,占空比接近50%,可适用于基于PLL的2.5 Gbps的半速率时钟数据恢复电路.