深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

一种高性能DSP专用地址产生器的设计

DSP处理器面向数字信号处理领域,具有高度的实时性要求。论文设计了一种能够满足DSP处理器特殊寻址方式的地址产生单元,同时支持并行指令的执行,实现了算术运算与地址运算的并行处理,有效地提高了数字信号的处理速度。     

存储单元抗TID/SEL电路加固技术面积代价研究

在太空辐射环境中,总剂量辐射(Total Ionizing Dose,TID)效应和单粒子闩锁(Single Event Latch,SEL)效应严重影响存储器的可靠性.由此讨论了存储单元TID效应和SEL效应的原理,探讨了基于电路的加固技术(RHBD),设计了4种新的抗TID/SEL存储单元加固方案,并和现有几种方案进行对比,研究了这些加固方案的面积代价.研究结果表明,抗TID/SEL RHBD方案普遍会使存储单元的版图面积增加87.5%以上.提出了一种加固方案,可以在加固性能和面积代价上得到较好的折衷.     

一种改进的基于Kogge-Stone结构的并行前缀加法器

基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.     

一种有效的系统芯片串扰故障激励检测模型

目前的系统芯片(SOC)制造技术已经进入了深亚微米时代,由于系统芯片内部信号传输线发生串扰而导致系统功能失效的串扰故障问题不容忽视。文中在对系统芯片中信号传输线的串扰产生性质进行深入研究的基础上,提出一种简单有效的系统芯片串扰故障激励检测模型——基于搜索的MAF模型。对使用这种串扰故障激励模型的效率和已有的MAF模型进行了对比。结果显示在串扰较弱时,其所需的检测矢量数和已有的MAF模型相当;而在串扰较严重时,这种新的串扰故障激励检测模型只需较少的激励检测矢量即可以完成对所有串扰故障的激励检测。     

电控可变焦128×128元自适应液晶微透镜阵列

借鉴已有的单圆孔电极液晶透镜的结构与设计方法,发展得到了新型的电控可变焦128×128元的液晶微透镜阵列。该面阵液晶微透镜使用ITO玻璃作为上下基板,其中上基板电极是将ITO膜通过光刻技术和盐酸腐蚀方法得到了128×128元圆孔阵列图案;而下电极基板就是ITO膜。上基板电极的圆孔阵列整齐的排列,每个圆孔的直径为50μm,圆孔之间的间隔为100μm。夹在上下基板之间的液晶层的厚度为20μm。该面阵液晶微透镜的特性为：在0.2VRMS～5.0 VRMS电压范围下,该面阵液晶微透镜的焦距范围为50μm～400μm。进一步的测试实验结果表明,该面阵液晶微透镜的点扩展函数近似于理论数值,并且该面阵液晶微透镜的工作电压与焦距是成反比例关系,以及该面阵液晶微透镜具有与传统制作的面阵微透镜一样的多重像成像效果。     

支持JTAG协议的芯片测试时钟的解决方案

控制系统时钟激励信号的正确打是芯片内测试的关键所在,以JTAG协议为基础,文章介绍了芯片时钟端口的设计方法以及对芯片进行内测试时外部时钟信号的控制方法,最后,文章提出了一种应用多相时钟芯片的测试规则,满足测试对时序的要求。     

一种基于SIMD-MCC计算机的二维FFT并行算法

FFT是图像处理中最重要的全局算子之一。文章以SIMD-MCC并行计算机为模型,讨论了二维FFT的并行实现问题,同时给出了相应的并行算法。该算法利用处理元的局部存储器,可在K×K的阵列上处理M×M的图像(M>K),较好的解决了在固定规模阵列上对大尺寸图像进行处理的问题。通过对算法的性能分析表明本算法是可行和高效的。     

人类的太空梦想与计算技术

人类的太空梦想不仅催生了空间科学以及火箭、卫星、深空探测与载人航天事业的蓬勃发展,而且使计算技术从地面飞向了太空,计算技术是知识社会的基础,中国正面临着计算技术的挑战.     

一种用于优化嵌入式FIR滤波器总线功耗的系数重排算法

嵌入式系统对低功耗的要求,使得低功耗设计成为VLSI的主要挑战之一.在嵌入式数字信号处理系统中,可通过降低系统总线的变化率来减少系统功耗.文章研究了一种滤波系数重排算法,用于降低嵌入式FIR滤波器的总线功耗.试验结果表明,该滤波系数重排算法可有效降低54%至69%的嵌入式FIR滤波器总线功耗.