一种QC_LDPC码译码器的设计

根据BP译码算法,设计了一种高速部分并行QC_LDPC码译码器结构,该结构适用于所有其校验矩阵具有准循环特性的LDPC码.针对传统BP译码器的结构复杂度高,系统运行频率低和吞吐率小等特点,本设计将BP译码算法中大量的复杂函数运算通过查找表的方法来实现;校验节点和变量节点的处理均采用5级流水线的方式;采用提前终止迭代译码策略.本设计能有效地减少译码器硬件实现复杂度,同时提高系统运行地频率和数据吞吐率.     

一种片内硬件调试支持单元设计

该模块通过AHB总线接口监听总线通信内容并将其实时记录于缓冲器中,用户可以通过该缓冲域观察系统运转;它支持在断点/观察点以及处理器陷阱等条件下通过挂起处理器进行系统诊断,同时其内部多级地址译码机制可以对所有片上控制存储单元进行定位,方便用户进行调试。通过专用的调试通信链路,用户可以方便地对嵌入式系统进行远程调试。     

一种改进的基于Kogge-Stone结构的并行前缀加法器

基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.     

基于LBIST的纠检错电路验证方法与实现

基于逻辑内建自测试的设计原理,提出了一种针对纠检错电路进行功能自测试的方法,根据纠检错电路具有固定纠检错能力的特点,无需存储海量的比较数据,也不需要设计响应特征分析器对结果数据进行压缩处理,针对具体的纠检错电路,通过增加特别设计的注错逻辑可实现任意类型的故障注入,并根据注错信息可对结果进行预测,通过与预期结果比较,可达到验证的目的;最后,以(40,32)海明编码与解码电路为例,实现了其功能自测试结构,并对所有240-1种故障进行了注入与验证;结果表明使用本文的验证方法,可实现纠检错电路的自动化随机验证。     

应用SystemC的AMBA总线系统级模型的设计与实现

对SystemC进行系统级通信结构建模的语言元素进行了深入的研究,并以一个基于AMBA总线的典型SoC为例进行了通信结构的建模.从设计的顶层开始,应用SystemC语言提供的建模能力,采用通信结构细化方法对系统级总线模块进行了细化,针对设计流程中需要将系统级模型转换为可综合的RTL级模型的问题,给出了将系统级总线通信模块转换为SystemCRTL模型的解决方法.由此,建立了完整的应用SystemC的系统级通信结构的建模方法.     

一类基于AMBA总线的SDRAM控制器设计

提出一类SDRAM控制器的设计方法,针对SDR SDRAM的突发特性,采用数据预读取机制提高SDRAM的读取效率,同时又加入了写指令FIFO消除读缓存带来的负面影响.并且以该控制器在AHB总线的集成为例,实现了控制器在SoC中的应用.功能仿真和FPGA验证均表明本设计能够准确高效地实现对SDR SDRAM的访问控制.     

一种SPARC V8结构ALU的并行错误检测结构设计

针对嵌入式处理器在线错误检测的需求,文中基于编码预测的并行错误检测策略,选择Berger编码作为编码预测错误检测编码,设计了SPARC V8结构的加/减、逻辑和移位运算的B0编码预测结构.该结构可以直接集成为带有并行错误检测结构的SPARC V8结构ALU,相比于电路复制这样的结构实现了硬件资源的节省.与对偶复执这样两倍的执行时间并且附带结果比较的策略相比,具有明显的性能优势.     

软件导引的模拟退火算法在硬软件划分中的应用

对系统级设计中的硬软件分割问题建立数学模型．将系统级设计工具提供的性能分析功能与模拟退火算法相结合，设计了一种软件导引的模拟退火算法。该实现中将嵌入式系统性能指标（任务的执行时间）作为约束，将实现代价以及功耗作为硬软件分割方法优化的目标。在保证系统的设计目标（任务执行时间）满足要求的基础上。通过选择系统中各模块实现代价和功耗较小的实现方法．进而优化整个系统的实现代价和功耗．彻底改变了以往航天应用的嵌入式系统设计中依赖人工经验进行硬软件划分下现状。     

分布算术并行结构设计研究

提出一种基于DA实现的可扩展的阵列结构,通过对阵列的配置使其具有良好的扩展能力以及并行处理的高效特性。该结构与传统的采用ASIC电路的实现方式相比,较好地解决了ASIC电路中阶数、数据字宽不可自适应调整以及存储量需求较大、吞吐量偏低的问题。最后在实现代价和性能方面与典型结构进行了比较,证明了该结构存储量需求小,运算时间少,具有较好的性价比。