PASCAL语言结构的硬件实现方法

本文主要介绍国外关于面向PASCAL语言的计算机体系结构的研究工作中,一些用硬件实现PASCAL语言结构的具体方法。     

32位定/浮点乘法器设计

针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns     

LSRISC32位浮点陈列乘法器的设计

文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。     

一种有效的片上系统串扰估计模型

目前,片上系统(SOC)的制造技术已经进入了深亚米时代,然而片上系统内部信号传输线发生串扰而导致系统功能失效的可能性却大大增加了.在这种情况下,对串扰进行估计就显得十分重要.本文针对已有Devgan串扰模型的不足,提出了一种简单有效的串扰估计模型,并对该模型的估计效果和HSPICE的仿真结果进行了比较.     

低功耗无磁流量测量MCU的系统设计

为了实现用于电表、水表、气表的微处理器芯片的低功耗运转,设计了一种用于无磁流量测量的16位低功耗微处理器．通过把流量测量模块设计成独立工作的模块,实现了测量过程中CPU一直处于休眠状态的工作方式; 增加了一个可编程的频率连续可调专用动态时钟源来降低在各种应用测量过程中的动态功耗;通过门控时钟来关停CPU及锁相环等空闲模块,最终实现了26.8μA的系统低功耗运转,降低了50％的功耗     

基于LS MPP的图像分块模板匹配并行算法

该文提出了一种新颖的在基于K元2-立方体网络的SIMD计算机上运行的图像分块模板匹配并行算法。该算法对于NN的图像、MM的模板和KK的处理元阵列(M K, N = BK, B 1), 可通过将图像分成BB个图像块的分块模板匹配来实现。与已知的各算法相比,该算法具有可处理比处理元阵列尺寸大的图像的优越性。     

高性能多通道浮点乘加器

随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,本文提出一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出：多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。     

FIFO在多级滤波图像处理ASIC芯片中的设计应用

描述了多级滤波图像处理ASIC芯片的体系结构,针对该芯片的数据缓冲存储问题,通过控制模块对一个输入FIFO和三个输出FIFO的协调控制,高效地实现了多路数据的实时处理和传输。结合应用要求,一个异步FIFO对输入数据缓冲存储,使快速数据通道与慢速数据输入相匹配;三个同步FIFO,分别对应单级1×3、两级1×3级联(相当于1×5)和三级1×3级联(相当于1×7)滤波模板的图像数据输出缓存,分时复用一路输出总线。仿真结果表明设计是正确且有效的。     

一种有效的多时钟网络时钟树综合方案

时钟树综合在芯片设计后端物理设计过程中,对于保证数字集成电路的时序是非常重要的。针对设计中存在的分频时钟,在时钟树综合时,将源时钟和分频时钟放在同一个时钟树中,把分频时钟的时钟网络作为源时钟的子树,很好地解决了分频时钟和源时钟之间的时钟偏移,满足了同步时序要求。该方法用于实际设计项目中,取得了非常好的效果。     

AMBA-AHB总线接口的设计与实现

对AMBA-总线进行了简要介绍,并给出-SOC芯片中DDR SDRAM控制器的AHB总线接口的具体实现和验证方法.该设计采用Verilog行RTL级实现,并在FPGA系统中得到验证.在基于0.18um工艺的库中综合频率达到160MHz,满足设计要求.