一种用于ASIC内部存储器单粒子翻转效应评估的方法北大核心CSCD

本文提出了利用存储器内建自测试(MBIST)进行专用集成电路(ASIC)内部存储器的单粒子翻转(SEU)检测方法,研究并制定了MBIST的单粒子有效性辐照注量的统计方案,最后在重离子加速器上应用该方法进行了单粒子试验验证.通过与相同结构的存储器SEU结果的对比分析,结果表明,MBIST在有效辐照注量(1.27E+7icons/cm2)下,与存储器在标准辐照注量(1E+7icons/cm2)下获得的SEU在轨错误率误差小于2倍,运用MBIST方法可以方便、准确地用于评估ASIC的存储器SEU性能指标.     

半导体阵列微剂量探测器前端读出电路设计

根据三维Si SOI PIN像素微剂量探测器特性参数,设计了一种基于GF chrt018IC CMOS工艺的前端读出电路。该读出电路主要包括PMOS输入的电荷灵敏前前置放大器,有源整形滤波电路,电压比较器及基准电流源等,可实现对微剂量信号的放大、滤波降噪、甄别输出等功能。仿真测试表明:能量探测范围为5~500 fC,单通道功耗约为2 mW,总噪声性能为0.05 f C+1.6×10~(-3)fC/pF。     

基于ATtiny12的专用存储芯片的设计与实现

ASIC芯片全定制费用高、风险大、周期长，因此在全定制之前一般先用FPGA或CPLD等可编程逻辑器件做功能验证。但在一些空间极为有限、成本极低的应用场合，采用FPGA或者CPLD显然不是最佳的解决方案。而利用体积小、性能强、成本低的单片机实现芯片全定制将是一个不错的选择。按此设想，文章给出了一种基于微处理器的科学、经济、快速的ASIC芯片功能验证方案，并成功设计出用于某通信设备中的专用加密芯片。     

我国IC产业发展状况分析

本文分析了集成电路及其相关技术的现状和发展趋势。分析了国内集成电路产业状况和面临的课题。     

8VSB芯片的层次式设计方法

提出了深亚微米下系统级芯片层次式版图设计的方法，并用该方法设计了HDTV信道解码芯片8VSB的版图。实例设计结果表明，该方法在节约面积、加速时序收敛方面效果明显，大大缩短了芯片设计周期。     

内嵌RAM的液晶显示控制驱动器

讨论一种液晶控制驱动器的设计及使用方法。根据设计要求，阐述了每个分模块的设计思想与设计方法，并进行了数模混合仿真。     

A rapid turnaround design of a high speed VLSI search processor

Performance of relational database systems is a major impediment to their use in many applications. We have designed and implemented a customized RISC processor to accelerate associative search and aggregation operations for relational database systems. Since the processor is programmable and supports many queries concurrently, a system utilizing tens of such processors is capable of handling thousands of complex search requests simultaneously.

While the design of a VLSI programmable processor is a complex process, research prototyping requires a fast turnaround design process. We took advantage of the logic programming paradigm and the silicon compiler technology to explore and simulate architecture alternatives prior to the actual implementation. The prototyping process allowed us to complete the chip design in nine months. The resulting processor, fabricated in 2 Itm CMOS technology, consists of 91,000 transistors, executes over 18 million predicate evaluations per second, and searches database contents at 74 megabytes per second.     

采用FPGA实现的8位高速并行乘法器

利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。     

高速数字PID控制器的ASIC设计

在传统数字ＰＩＤ控制器中，计算占据了大量的时间。因此，在很多场合需要一种运算速度很高而同时又具有高性能价格比的硬件实现形式。本文首先给出了一种实现有符号数相乘的并行定点乘法器设计方案，在此基础上提出了高速数字ＰＩＤ控制器的ＡＳＩＣ设计方案，随后介绍了控制器的版图设计以及逻辑模拟，结果证明设计是成功的。     

通信数字ASIC的测试

本文追述了通信数字电路测试的一些主要技术，介绍了通信数字ＡＳＩＣ测试方法在国际上的最新进展，展望了它的发展方向。