基于连续校验和的模拟检错电路硬件开销的优化

基于连续校验和的模拟电路并发检错与纠错技术，可以用来设计具有容错能力的模拟电路，然而，检错电路的硬件开销在实际应用中是一个不能忽略的问题，本文对此进行了研究。     

容错计算二十五年

今年是国际容错计算会议２５周年（被誉为银婚节），也是全国容错计算会议创办１０周年，本文基于ＦＴＣＳ－２５十个特邀报告的材料，结合个人看法，综述容错计算这一学科领域的形成和发展，回顾过去的２５年，介绍今天的发展情况和挑战，并展望今后的发展前景。     

容易产生测试的电路

集成电路技术的快速发展带来了集成电路芯片测试的困难。可测试性设计(DFT)技术被提了出来。这些技术的主要缺点是影响电路性能,而且要求长的连续测试方法。本文给出容易产生测试(ETG)电路的概念。ETG电路是这样一种电路,产生它的完全测试集的计算复杂性与电路大小成线性关系。本文首先解释了ETG与其他DFT方法的区别,然后简单地描述了ETG组合电路、ETG时序电路,特别详细地介绍了ETG PLA。给出了把给定PLA修改为ETG PLA的算法,以及一些新的实验结果。ETG PLA作为ETG电路的一个例子说明了ETG技术的可行性。     

降低时延测试功耗的有效方法

研究时延测试（应用）中的功耗问题，提出一种降低时延测试功耗的测试向量排序方法，该方法利用时延测试向量对之间的海明距离为测试向量对排序，实验研究表明，在不同降低时延故障覆盖率的前提下，测试功耗平均降低90％。     

一种容易产生测试的可编程序逻辑阵列

某些大型电路的测试产生可能是非常困难的。本文定义一种容易产生测试的可编程序逻辑阵列(ETG PLA),它不需要单独的测试产生手续,只要在测试时实时地产生测试,就可以查出所有单故障和同一阵列、相同模式的多故障。本文给出的方法,将一个PLA适当增加一些乘积线和输出线就可变成ETG PLA。     

用全速电流测试检测AT89C51微处理器的实验研究

全速电流测试是一种新的电路测试方法,现以AT89C51微处理器为例,说明用全速电流测试进行微处理器测试的可能性.在实验中,让微处理器重复执行选定的指令序列,以普通的万用数字电流表测量微处理器消耗的平均电流,并给出了指令序列的产生方法.实验结果表明,用全速电流测试在指令级对AT89C51微处理器进行测试是可行的.通过测试所有的数据通路,不但可以检测数据通路的故障,而且可以检测由于控制错误而引起的数据传送错误.     

全速电流测试的故障精简和测试生成

针对全速电流测试方法测试生成算法效率低下的问题，提出故障压缩、故障模拟等故障精简的方法，以提高该方法的测试生成效率．实验结果表明，该方法使得需要进行测试生成的故障点平均减少了66．8％，该测试方法的测试生成的效率提高了200多倍．     

计算机网络路由研究综述

网络路由一直是网络的关键问题．今天的计算机网络非常庞大、高速，传载着各种多媒体信息，因此，网络路由面临新的挑战．路由算法层出不穷，目的都是为了寻找最优路径(或者满足要求的路径)来传递信息，提高级务质量，同时，提高网络整体资源利用率．该文试图综述计算机网络路由研究目前面对的问题及解决这些问题的进展，包括多计算机系统路由、有线网络路由及无线网络路由，并提出如何在计算机网络路由研究方面创新的一些看法．     

单跳变敏化

出于定量地测量被测通路的传输延迟的考虑 ,文中提出一种基于波形敏化的“单跳变敏化”的概念 ,对波形敏化与传统的通路敏化的区别 ,以及基于波形敏化的单跳变敏化的特点进行了分析 ,并利用带时间参数的测试产生系统 DTGWTP[7] 取得了单跳变敏化的实验结果 .利用单跳变敏化在目标通路的原始输出线上输出单跳变的特点 ,可以进行时延故障诊断 .实验数据表明 ,单跳变敏化的覆盖率远远高于单通路敏化的覆盖率 ,从而能够给时延故障诊断提供更多的有用信息     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.