使用二维光子晶体设计极化分离器

设计了一种二维光子晶体的极化分离器,时域有限差分模拟和频率等高线图均用来显示这种器件是如何在给定的频率下工作的,其工作原理来源于二维光子晶体对TE和TM模式有着不同的色散特性,这种器件可以使用在集成光学和微波技术.     

基于FPGA的语音识别前端算法研究实现

通过分布式语音识别DSR的研究,提出了基于FPGA平台的前端处理系统结构。对其中两个除法器分别采用了LUT查找表和常数除法器的结构。用VerilogHDL语言进行建模仿真,并与Matlab的建模结果进行了对比。结果表明,与之前的方法相比,系统能够在较短的时钟周期内计算出LPCC系数,节省了大量的运算时间和一定的面积。     

一种新型的0．5V全差分运放的设计

提出一种新型的工作在0．5V电源电压下两级低压全差分运放,该运放结构是带有共模反馈的密勒补偿运放,拥有更强的抗噪声能力和共模电源电压抑制能力,带宽更大,提高了系统的稳定性。输入信号由晶体管的栅极加入,这点与传统的电路结构相吻合,并采用衬底自偏置解决了阈值电压对电源电压降低的限制,更易于实现。该运放结构是基于SMIC0．18μm标准CMOS工艺,HSpice仿真结果表明,这种结构的开环增益可以达到76dB,单位增益带宽150MHz。     

一种基于全数字锁相环的SRAM实速测试方案

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的相位来获得SRAM的关键性能参数,如存取时间、地址建立和保持时间等。该方案在UMC 55nm CMOS标准逻辑工艺下流片验证。测试结果显示,SRAM最大测试工作频率约为1.3GHz,测试精度为35ps。     

DDDMOS特性研究与建模

从TCAD实验出发，研究Double Diffused Drain MOSFET（简称DDDMOS）漂移区电阻与终端电压的非线性关系以及大电流效应等；以单位面积下漂移区自由载流子浓度为基础，得出漂移区电阻的解析模型。DDDMOS可以简化成低压MOSFET与漂移区电阻的串联网络，结合低压MOSFET模型和漂移区电阻模型，求解等效网络得出DDDMOS完整的模型。该模型在不同的电压区域都能够较好地反应TCAD模拟结果。     

Novel Oxide Trap Behavior in Ultra Thin Gate and Its Study by PDO Method

Oxide traps for stressed MOSFET' s have been extensively investigated in the pastdecades,and the trap generation mechanism was presented[1— 4] .When oxide film isthinner than approximately 7nm,some new phenomena,such as SILC and soft...