一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

数字电视发端调制器芯片时序优化设计与实现

设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。     

集成电路物理设计方法探究

随着工艺的不断发展,深亚微米IC物理设计给了我们很大的挑战,比如在时序收敛、电压降、串扰分析等方面带来的挑战。本文以一块高性能单片机芯片的后端设计流程为例,讲述在0.18μm工艺下后端设计过程中所遇到的问题,以及解决问题的新方案,克服了以往后端设计耗时长的缺陷,在短时间内完成了后端设计。     

基于多种EDA工具的ASIC设计

本文结合RISC—CPU实例，采用华虹NEC提供的0.35μm 3.3v的工艺库，介绍了利用多种EDA工具进行设计ASIC的实现原理及方法，其中包括设计输入、功能仿真、逻辑综合、时序仿真、布局布线、版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。     

基于MS-ECO的多模式多端角签收时序修复方法的研究

为了使现代超大规模数字芯片物理设计在签收阶段更快、更好地达到时序收敛,基于MS-ECO时序修复引擎,结合后端签收工具Tempus的精确度和后端实现工具Innovus的高效性,采用分布式多模式多端角时序分析,提出了一种跨平台签收阶段自动时序修复方法。在3个不同工艺的数字芯片上验证了该方法。结果表明,该方法平均能使时序违例路径减少86%,并使WNS降低72%,TNS降低89%。同时,该时序修复方法没有引入新的设计规则违例(DRV)。     

基于多种EDA工具的ASIC设计流程

本文结合 RISC-CPU实例，采用华虹NEC提供的0．35μm3．3v的工艺库，介绍了利用多种EDA工具进行设计ASIC的实现原理及方法，其中包括设计输入、功能仿真．逻辑综合、时序仿真．布局布线．版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。     

数字音频广播基带解码芯片后端设计中的时序收敛方案

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。     

一种实现时序快速有效收敛的时钟树综合方案

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35 μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-Δ ADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

基于65nm工艺数字IC物理设计中信号串扰的预防

数字集成电路的不断发展和制造工艺的不断进步,使得物理设计面临着越来越多的挑战.特征尺寸的减小,使得后端设计过程中解决信号完整性问题是越来越重要.互连线间的串扰就是其中的一个,所以在后端设计的流程中,对串扰的预防作用也显得尤为重要.本文就TSMC 65nm工艺下,根据具体的设计模块,探索物理设计流程中如何才能更好的预防串扰对芯片时序的影响.     

Predicting Interconnect Delay for Physical Synthesis in a FPGA CAD Flow

This paper studies the prediction of interconnect delay in an industrial setting. Industrial circuits and two industrial field-programmable gate-array (FPGA) architectures were used in this paper. We show that there is a large amount of inherent randomness in a state-of-the-art FPGA placement algorithm. Thus, it is impossible to predict interconnect delay with a high degree of accuracy. Furthermore, we show that a simple timing model can be used to predict some aspects of interconnect timing with just as much accuracy as predictions obtained by running the placement tool itself. Using this simple timing model in a two-phase timing driven physical synthesis flow can both improve quality of results and decrease runtime. Next, we present a metric for predicting the accuracy of our interconnect delay model and show how this metric can be used to reduce the runtime of a timing driven physical synthesis flow. Finally, we examine the benefits of using the simple timing model in a timing driven physical synthesis flow, and attempt to establish an upper bound on these possible gains, given the difficulty of interconnect delay prediction.     

A new characterization of sub-μm parallel multilevelinterconnects and experimental verification

This paper describes the generation of a new universal design chart for submicron multilevel interconnection and its verification using test-structures. This has been developed to give the precise interconnect-capacitance for parallel submicron multilevel interconnections. Parasitic effects of a passivation film (Si₃N₄) on the interconnect capacitance have been also studied. The results of the test-structures designed have shown an excellent agreement with the design-chart with a maximum error of 8%. Furthermore, a simple propagation delay and response voltage model to a step voltage input have been developed incorporating the parallel-interconnect capacitance model. The new model is based on a lossy-transmission line equation and demonstrates an excellent agreement with RC lumped circuit simulations, resulting in a new simple and accurate prediction method for interconnect delay for use in VLSI timing design     

深亚微米下脉冲压缩芯片的物理设计实例

深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模电路,在后端设计流程上要有新的方法.本文以应用于数字滤波的脉冲压缩芯片的物理设计为例,采用"模拟 IP "和改进的数模混合芯片设计流程,实现了模拟和数字部分的联合设计,保证了时序驱动下的持续收敛,并且详细介绍了布局规划、时钟树综合、时序优化及可靠性设计等关键步骤,可为其他类似的设计提供参考.     

一种0.18 μm特大规模芯片快速收敛的设计方法

在0．18μm下，时序收敛的关键是互连线延时问题。文章介绍了一种时序快速收敛的RTL到GDSII的设计方法，该方法有效地消除了逻辑综合和物理设计之间的迭代。采用一个450万门超大规模DSP芯片设计验证了该方法。实例设计结果表明，这种新的方法不但有效地解决了互连线时延的问题，而且缩短了芯片的设计周期。     

Modeling of interfacial sliding and film crawling in back-end structures of microelectronic devices

The fine-scale of interconnect structures in the back-end of modern microelectronic devices makes them susceptible to unusual, scale-sensitive deformation phenomena during processing or service because of internal stresses induced by thermal expansion mismatch between adjoining materials. During thermo-mechanical cycling associated with processing or service, dimensional changes may occur in Cu interconnect lines embedded in a low-K dielectric (LKD) due to plasticity/creep, strain incompatibilities may arise between Cu and LKD due to diffusionally accommodated interfacial sliding, and Cu lines may crawl or migrate via plastic deformation and interfacial sliding under far-field shear stresses imposed by the package. Although small, these effects can have a pronounced effect on component reliability. This paper presents shear-lag based modeling approaches to simulate out-of-plane (OOP) strain incompatibilities which arise within a single-layer Cu-LKD back-end structure (BES) during back-end processing, and in-plane (IP) deformation and migration of Cu interconnects within the BES after the chip is attached to a flip-chip package. Both models incorporate a previously developed constitutive interfacial sliding law, and help rationalize experimentally observed interfacial strain incompatibilities within Cu-LKD BES.