数字音频广播基带解码芯片后端设计中的时序收敛方案

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。     

Cadence推出TempusTM时序签收解决方案

Cadence设计系统公司今天推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片（SoC）开发者加速时序收敛,将芯片设计快速转化为可制造的产品。TempusTM时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片（tapeout）,同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。     

多时钟源分割方法在时钟树综合中的应用

本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。     

一种基于锁存器实现时序收敛的方法

扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。     

百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

Cadence:Tempus时序签收加速SoC设计

为简化和加速复杂IC的开发,Cadence设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片(SoC)开发者加速时序收敛,将芯片设计快速转化为可制造的产品。目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。Tempus的先进功能能够处理包     

数字集成电路时序优化策略

时序是数字时序电路的核心,时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加,芯片的规模和复杂度也在不断上升,此时,时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败,这是不能接受的。从前端RTL代码到逻辑综合过程,研究了数字芯片设计中的时序优化方法,为数字电路工程师和研究人员提供有益的参考。     

双频双模导航基带芯片的静态时序分析

针对一款双频双模导航基带芯片的ASIC设计,提出一种多异步时钟域的时序约束设计方法,并通过设置虚假路径、多周期路径和修正建立保持时间违例的方法,优化了时序。最终使芯片满足系统时序要求,通过了静态时序验证,为芯片流片提供了可靠保证。     

数字电视发端调制器芯片时序优化设计与实现

设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。     

关于GPS单星定时提高定时精度的研究

为满足特殊用户或固定站点对高精度定时信息的需求,文中重点研究位置已知情况下基于卡尔曼滤波算法的GPS单颗星定时的方法。理论分析及仿真结果表明：与位置未知时四颗星联合定位／定时方法相比,位置已知情况下单颗星定时的精度优于位置未知时多星联合定位定时的时间精度,同时,利用观测到的多颗GPS卫星分别进行单星定时得到的信息,可进一步提高时间精度。     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 ,满足时延约束     

超大规模集成电路中基于OCV的时序收敛方法

当芯片设计进入深亚微米,片上工艺偏差(OCV)造成的时序不确定性,成为超大规模集成电路时序收敛中的关键问题,单纯使用传统时序分析方法,已不能完全达到时序收敛的要求。文中首先介绍了静态时序分析方法,阐述了深亚微米下OCV分析对时序收敛的重要性,并提出对OCV问题建模和分析的方法。最后通过一个具体的设计实例,运用基于OCV的时序分析方法达到时序收敛。     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法,算法采用高阶模型估计连线时延,用基于查表的非线性时延模型估计门延迟.在基于路径的时延分析基础上,提出了缓冲器插入的时延优化启发式算法.工业测试实例实验表明,该算法能够有效地优化电路时延,满足时延约束.     

摄动对北斗授时机的影响及修正方法探讨

北斗卫星导航试验系统是我国第一代自行研制建立的卫星导航定位系统。利用该系统实现单向授时的原理是计算地面中心站与用户机间卫星信号传输延迟,经修正实现本地时钟和系统时钟同步,得到本地的精确时间。为了实现同步,消除＂摄动＂的影响是至关重要的。这里提出利用＂最小二乘＂对卫星速度进行多项式拟合,消除卫星运动对授时精度影响的方法。通过与直接法（没有进行最小二乘拟合）比较,发现前者能将＂摄动＂对授时精度的影响降低在10ns以内。介绍并分析了这种方法,并得出了分析结论。     

TFT-LCD驱动控制电路芯片研究

研制成功一款彩屏手机用262144色132RGB×176-dot分辨率TFT-LCD单片集成驱动控制电路芯片,提出了基于低/中/高混合电压工艺、数模混合信号VLSI显示驱动芯片的设计及其验证方法,开发了SRAM访问时序冲突解决电路、二级输出驱动电路和动态负载补偿输出缓冲电路等新型电路结构,有效减小了电路的功耗和面积,抑制了回馈电压的影响,提高了液晶显示画面质量。采用0.25μm混合电压CMOS工艺实现的工程样片一次性流片成功,整个芯片的静态功耗约为5mW,输出灰度电压的安定时间小于30μs,芯片性能指标均达到设计要求。     

Gate-level dual-threshold static power optimization methodology (GDSPOM) using path-based static timing analysis (STA) technique for SOC application

This paper describes a novel gate-level dual-threshold static power optimization methodology (GDSPOM), which is based on the static timing analysis (STA) technique for designing high-speed low-power SOC applications using 90 nm multi-threshold complementory metal oxide semiconductor (MTCMOS) technology. The cell libraries come in fixed threshold—high V_th for good standby power and low V_th for high speed. Based on this optimization technique using two cell libraries with different threshold voltages, a 16-bit multiplier using the dual-threshold cells meeting the speed requirement has been designed to have a 50% less leakage power consumption when compared to the one using only the low-threshold cell library.     

电离层探测系统中数据通信的同步技术

在数字通信系统中,同步技术起着非常关键的作用,好的同步方法可以有效降低系统的误码率,提高通信质量。首先分析了利用脉冲线性调频信号进行数据通信的原理,进而根据脉冲线性调频信号和π/4-DQPSK调制的特点,提出了一种利用脉冲线性调频信号进行数据通信的同步方法,包括时间同步、符号同步和同步跟踪,并分别对其进行了详细的说明。最后用Matlab进行了仿真,结果表明,该方法很好地实现了符号同步并进行了有效的跟踪,完全满足系统同步要求。     

基于分级统计最大平均功率的WBAN符号同步算法

基于最大平均功率的符号同步算法,适合无线体域网对同步算法的快速定时、对载频偏移不敏感特性的要求。基于IEEE 802.15.6标准,通过分级统计平均功率的方法降低算法运算复杂度,实现了体域网链路的低复杂度高效率符号同步。理论推导及仿真结果表明,该算法可在32个符号内完成符号同步,算法复杂度较常规的最大平均功率算法最多可降低近90%。其快速同步及不受载波相位偏移影响的特性也为载频同步及帧同步提供了更多的优化空间。     

基于DDS的高速定时同步方法

定时同步是高速数据传输的关键技术也是难点问题。在对锁相环数字化设计、DDS原理结构和参数设计进行研究的基础上,提出了一种基于DDS的高速定时同步方法,对该定时同步方法的原理结构框图进行了详细的论述,对具体参数进行了设计。采用这种定时同步方法的高速解调器进行了原理实验测试,取得了满意的结果,所提出的定时同步方法对高速数据传输方案设计提供了参考。