一种用于铷频标的紧凑型直接数字频率合成器

研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器（DDFS) . 为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland 技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩. 利用这些技术,ROM尺寸压缩了98%. 采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2. 在3.3V电源下,该芯片的功耗为167mW, 无杂散动态范围（SFDR）为61dB.     

一种适用于数字视频编码器的高性能直接数字频率合成器

提出了一种适用于数字视频编码器的直接数字频率合成器DDFS(DirectDigitalFrequencySynthesizer)新结构.通过采用相位截断噪声整形技术,使所需要的ROM面积下降为传统结构的1/8.同时采用了其它优化策略进一步减少了ROM的面积,整个DDFS仅需要1152bit的ROM.DDFS输出在PAL制式下信噪比为69dB,NTSC制式下为70.7dB.     

一种适用于数字视频编码器的高性能直接数字频率合成器

提出了一种适用于数字视频编码器的直接数字频率合成器 DDFS(Direct Digital Frequency Synthesizer)新结构 .通过采用相位截断噪声整形技术 ,使所需要的 ROM面积下降为传统结构的 1/ 8.同时采用了其它优化策略进一步减少了 ROM的面积 ,整个 DDFS仅需要 115 2 bit的 ROM.DDFS输出在 PAL 制式下信噪比为 6 9d B,NTSC制式下为 70 .7d B     

一种低复杂度DDFS的设计与ASIC实现

提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构.采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度.用标准Verilog HDL实现整个DDFS;采用SMIC 0.18μm CMOS工艺库进行设计和实现.经仿真测试,该方法输出的频谱杂散大于60 dBc,仅需344位的ROM,工作频率可达100 MHz.整个DDFS的芯片面积为300μm×350μm.可满足大多数无线通信系统的要求.     

基于FPGA的低杂散小容量DDFS设计

研究传统的DDFS频谱杂散分量,分析了杂散分量的来源和传统相位抖动除噪技术的缺点,提出了对相位舍入分解进行Taylor展开的DDFS改进结构。同时该结构采用循环相位累加器等结构,降低了杂散分量,提高了频率精度,压缩了ROM的容量。FPGA上的实现表明该结构能有效降低杂散,能使SDFR比采用相位抖动除噪的方法扩大30 dB,同时ROM的容量比传统结构压缩了4倍以上。     

一种ROM-LRAST结构直接数字频率合成电路

在无线数字通信领域中,直接数字频率合成技术被证明是行之有效的,但对于超大规模集成电路的实践来说,压缩正弦幅度字的存储机制成为业界关注的焦点.对这一问题,本文采用分级压缩和累加等国际流行算法对幅度字进行处理,再经过对DDFS系统算法的优化,经过仿真与投片测试,并采用UMC 350nm工艺实现,芯片面积仅为7.96mm2,无寄生动态范围达到70dBc.     

利用FPGA实现三相正弦直接数字频率合成器

利用FPGA芯片及D/A转换器,采用直接数字频率合成(DDS)技术,设计并实现了相位、频率可控的三相正弦信号发生器.正弦调制波的产生采用查表法,仅将1/4周期的正弦波数据存入ROM中,减少了系统的硬件开销.仿真和电路测试表明,输出波形完全达到了技术要求,证明了设计的正确性和可行性.     

一种ROM-LEAST结构直接数字频率合成电路

在无线数字通信领域中,直接数字频率合成技术被证明是行之有效的,但对于超大规模集成电路的实践来说,压缩正弦幅度字的存储机制成为业界关注的焦点。对这一问题,本文采用分级压缩和累加等国际流行算法对幅度字进行处理,再经过对DDFS系统算法的优化,经过仿真与投片测试,并采用UMC 350nm工艺实现,芯片面积仅为7.96mm~2,无寄生动态范围达到70dBc。     

基于DSP和SOPC数字信号发生器的设计

为了比较DSP和SOPC技术在电子设计领域的应用,采用泰勒展开法和DDFS技术,分别给出设计方案的硬件电路结构和软件流程图,并通过集成开发环境CCS和DE2开发板实现正弦信号发生器.结果表明,采用SOPC技术设计的正弦信号发生器与使用DSP芯片实现相比,其高速的运算能力以及内部操作的灵活性,使得产生的波形具有控制方便,输出相位连续,精度高,稳定性好等优点,具有很高的应用价值.     

改进型DDS的设计及FPGA实现

阐述了直接数字频率合成(DDS)技术的工作原理、电路结构及设计的思路和实现方法.利用FPGA芯片及D/A转换器,采用4级流水线结构和ROM数据压缩等优化技术,设计实现了一个频率、相位可调的正弦信号发生器,取得了较好的整体性能,得到了较理想的波形和较好的频谱.     

高性能数字频率合成器的设计与实现

通过对直接数字频率合成技术的研究,采用单片机AT89S51控制DDS芯片AD9854设计出一种高性能直接数字频率合成器。该数字频率合成器采用并行通信的方式传输控制字,通过改变控制字来改变输出频率,得到所需频率的正弦波。软件上采用菜单式、全部键盘控制方式。用4×4矩阵键盘控制,进行功能选择以及设置频率、幅度和相位控制字。界面显示用带中文字库的液晶TS-12864显示,实现了良好的人机交互,系统操作使用方便。用单片机控制DDS数字芯片实现的数字频率合成器,有着比模拟频率合成器更好的抗干扰性、频率分辨率和频谱纯度,同时有着更小的体积。系统经测试得到所需频率的正弦波,数字频率合成器设计成功。     

An 800-MHz low-power direct digital frequency synthesizer with an on-chip D/a converter

An 800-MHz low-power direct digital frequency synthesizer (DDFS) with an on-chip digital-to-analog (D/A) converter is presented. The DDFS consists of a phase accumulator, two phase-to-sine converters, and a D/A converter. The high-speed operation of the DDFS is enabled by applying parallelism to the phase-to-sine converter and by including a D/A converter in a single chip. The on-chip D/A converter saves delay and power consumption due to interchip interconnections. The DDFS considerably reduces power consumption by using several low-power techniques. The pipelined parallel accumulator consumes only 22% power of a conventional pipelined accumulator with the same throughput. The quad line approximation (QLA) and the quantization and error ROM (QE-ROM) minimize the ROM to generate a sine wave. The QLA saves 4 bits of the sine amplitude by approximating the sine function with four lines. The QE-ROM quantizes the ROM data by magnitude and address and then it stores the quantized values and the quantization errors separately. The ROM size for a 9-bit sine output is only 368 bits. A DDFS chip is fabricated in a 0.35-/spl mu/m CMOS process. It consumes only 174 mW at 800 MHz with 3.3 V. The chip core area is 1.47 mm/sup 2/. The spurious-free dynamic range (SFDR) is 55 dBc.     

Direct digital frequency synthesizers with polynomial hyperfolding technique

A new approach to design the phase to sine mapper of a direct digital frequency synthesizer (DDFS) is presented. The proposed technique uses an optimized polynomial expansion of sine and cosine functions to achieve either a 60-dBc spurious free dynamic range (SFDR), with a second-order polynomial, or a 80-dBc SFDR, with third-order polynomials. Polynomial computation is done by using new canonical-signed-digit (CSD) hyperfolding technique. This approach exploits all the symmetries of polynomials parallel computation and uses CSD encoding to minimize hardware complexity. CSD hyperfolding technique is also presented in the paper. The performances of new DDFS compares favorably with circuits designed using state-of-the-art Cordic algorithm technique.     

直接数字频率合成的DSP实现

介绍了一种实现直接数字频率合成的数字信号处理方法，其基本思想基于脉冲响应为正弦波的二阶ⅡＲ谐振器，采用这种方法可以产生出比常规的基于正弦查表的ＤＤＦＳ实现方法多的频率种为 频率谱纯度高，硬件设计，小型，可靠等优点。     

基于单片机的直接数字频率合成器的设计

直接数字频率合成具有一系列优点,如频率切换速度快、频率分辨力高、频率和相位易于控制等。DDFS可以产生各种所需要的波形。根据直接数字频率合成的原理,利用80C51单片机、数/模转换器DAC0832以及一些外围电路设计了一种正弦波发生器。该系统电路设计简单、频率控制灵活,具有良好的实用性和可扩展性,不仅可用于正弦波的发生,还可根据存储器中存放的不同波形数据,输出其他波形。     

DDFSGEN

This paper presents a functional compiler for the automatic design of Direct Digital Frequency Synthesizer (DDFS) integrated circuits (ICs) using a ROM based table look-up architecture. The compiler allows the user to specify high-level specifications such as the acceptable spurious response and it generates the IC architecture, floorplan, and layout. To construct the layout for different specifications, a library of parameterized macrocells has been developed in 1.2 μm CMOS technology. A test chip with a quadrature DDFS module has been generated, using the compiler, and fabricated. The chip has two input signals: one is for frequency control while the other is for phase initialization. Input and output word lengths are 16 bits and 6 bits respectively. The chip complexity is approximately 12,000 transistors (DDFS core) and the die size is 4.8×2.9mm ². A maximum sample rate of 80 MHz has been attained implying a maximum sine (cosine) output frequency of 40 MHz and a frequency resolution of 1.22 kHz. The maximum spurious level measured is ?46 dB.     

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响，得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。