多功能AB类四象限模拟乘法器

在AB类电流镜基础上应用跨导线性原理设计出一种新颖的电流平方/电流跟随器,并以该模块为基本单元综合设计出一种多功能的四象限模拟乘法器.该乘法器在内部结构和元件参数不变的情况下,根据输入、输出信号的选择可以实现电压模式和电流模式乘法器.采用TSMC 0.35μm CMOS集成工艺对电路进行PSPICE仿真测试,结果表明提...     

一种高线性度低失真模拟乘法器的设计

基于吉尔伯特单元,设计了一款高线性度低失真模拟乘法器.通过在输入端加入一个电平移位器,使线性输入范围增大,并由一个跨导运算放大器给吉尔伯特单元提供尾电流,有效地改善了乘法器的线性特性.设计的电路基于UMC 0.6μm BCD工艺,采用HSPICE进行仿真验证.结果表明,该乘法器的线性输入范围可达±2 V,非线性误差和总谐波失真分别小于1%和0.3%,适用于要求输入范围大、非线性误差小及失真低的系统.     

一种高精度模拟乘法器的研究与设计

带宽、功耗与精度是衡量模拟乘法器性能的三个主要指标.目前采用浮栅晶体管等方法实现的低功耗、高带宽模拟乘法器的精度仅在1％左右,而利用传统Gilbert单元进行设计,其精度可达0.5％.本文针对模拟乘法器精度不够的问题,利用Gilbert单元设计了一种高精度模拟乘法器.首先利用反双曲正切函数电路对Gilbert单元的非线...     

高精度电流模式四象限乘法器的设计与应用

在AB类电流镜基础上,采用两个跨导线性环电路,设计了一款高精度电流模式四象限模拟乘法器。通过引入参考电流,增大了乘法器输入输出范围。将提出的乘法器作为增益控制单元与基本差分式OTA相连,实现了一款跨导增益宽范围线性可调的OTA。采用TSMC 0.35 μm CMOS集成工艺,对实现的乘法器和OTA进行Pspice仿真,结果表明,乘法器与OTA具有精度高、输入范围广、线性度好、功耗低等优点,可作为基本模块应用于多种电流模式信号处理系统中。     

一种宽输入范围的Gillbert模拟乘法器设计

本文分析了基于CMOS工艺设计的Gillbert单元乘法器,改进了原有电路工作电压高的缺陷,使它能在更低的电源电压下工作,并在乘法器的输入级加入有源衰减电路,增大乘法器的输入范围。本文采用上华0.6μmCMOS工艺进行设计,并用Cadence Spectre仿真器对电路进行了仿真,得到3V电源电压下,输入范围为0～2V的模拟乘法器。     

一种宽输入范围CMOS模拟乘法器的优化设计

设计了一种基于CMOS工艺设计的宽输入范围的Gilbert单元乘法器.通过在乘法器的输入端加入有源衰减器和电位平移电路,增大了乘法器的输入范围(±4 V).该乘法器采用TSMC 0.35 μm的CMOS工艺进行设计,并用HSpice仿真器对电路进行了仿真,得到了电源电压为±4 V,以及线性电压输入范围为±4 V时,非线性误差小于1.0%,乘法运算误差小于0.3%,x输入端的-3 dB带宽为470 MHz,y输入端的-3 dB带宽为4.20 GHz的良好结果,整个乘法器电路的功耗为2.82 mW.     

基于MOS管亚阈值特性的模拟译码器

利用MOS管亚阈值特性,构造了输入输出均为电流信号的模拟乘法器;经过变形,设计了模拟概率计算电路.以此为基础,通过晶体管级的模拟电路设计,构造了新型的网格码模拟译码器,给出了模拟译码器的译码性能.模拟结果表明,在速度一定的条件下,与采用数字电路实现的概率译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级.     

一种用于PFC的模拟乘法器设计

为了实现变频控制,产生一个与输入信号同频同相的电压信号,使输入电流跟随输入电压,设计了一种基于BCD工艺的模拟乘法器,并阐述了该电路设计的工作原理和结构.该乘法器应用于电流控制的功率因素校正电路,具有0～3 V的输入信号范围,采用上华0.6 μm BCD工艺设计,并用Cadence spectre仿真器进行仿真.仿真结果表明,输出波形是一个半正弦波,并且和输入同频同相,幅度达到1.2 V.     

一种用于THD优化的模拟乘法器设计

为有效地提高有源功率因数校正控制器(APFC)[1]性能,设计了一种用可控电流法实现,可应用于连续/临界型(CCM/DCM)升压(BOOST)模式APFC的模拟乘法器.该乘法器有较好的线性特性,线性范围达到0~3V,与传统方法相比,特别嵌入了总谐波失真(THD)优化电路,从而达到最优化输入电流THD,提高功率因数的目的.最后给出了具体的乘法器电路图和仿真结果.     

一种用于APFC的模拟乘法器设计

在有源功率因数校正技术(APFC)中,通过对乘法器的输出与电感电流的峰值比较,控制功率开关管的开启与关断,使输入电流峰值包络跟随输入电压,功率因数理论上为单位值。而提高乘法器的线性度,减小非线性误差成为研究模拟乘法器的一个重要方向。本文提出的模拟乘法器采用有源衰减器显著的增大了输入信号电压范围,更重要的是在有源衰减电路中引入负反馈有效的减小了乘法器的非线性误差。基于CSMC 0.5um BCD工艺,采用Hspice进行仿真验证,在电源电压5V条件下,乘法器的一输入端的输入范围为0~2V,非线性误差小于0.6%,另一输入端的输入范围为1~4V,非线性误差小于0.3%。总谐波失真小于1.8%。     

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

Turbo Decoding as Iterative Constrained Maximum-Likelihood Sequence Detection

The turbo decoder was not originally introduced as a solution to an optimization problem, which has impeded attempts to explain its excellent performance. Here it is shown, that the turbo decoder is an iterative method seeking a solution to an intuitively pleasing constrained optimization problem. In particular, the turbo decoder seeks the maximum-likelihood sequence (MLS) under the false assumption that the input to the encoders are chosen independently of each other in the parallel case, or that the output of the outer encoder is chosen independently of the input to the inner encoder in the serial case. To control the error introduced by the false assumption, the optimizations are performed subject to a constraint on the probability that the independent messages happen to coincide. When the constraining probability equals one, the global maximum of the constrained optimization problem is the maximum-likelihood sequence detection (MLSD), allowing for a theoretical connection between turbo decoding and MLSD. It is then shown that the turbo decoder is a nonlinear block Gauss-Seidel iteration that aims to solve the optimization problem by zeroing the gradient of the Lagrangian with a Lagrange multiplier of -1. Some conditions for the convergence for the turbo decoder are then given by adapting the existing literature for Gauss-Seidel iterations     

HDTV RS码编译码器中的论文对偶基比特并行乘法器

重点介绍了一种适合ＨＤＴＶ的ＲＳ码编译码器乘法器：对偶基比特并行乘法器的算法和实现方案。根据有限域ＧＦ（ｐｍ）中的有关定义和定理导出了对偶基比特并行乘法器的算法；给出了详细的实现电路并举例说明了其应用；简要介绍了其在ＨＤＴＶ的ＲＳ码编译码器中的应用，并和“查表法”实现的乘法器作了比较。说明了对偶基比特并行乘法器在硬件规模上的优越性。     

Reed-Solomon编译码器的设计与FPGA实现

RS(Reed-Solomon)码是一类重要的线性分组码,具有很强的纠错能力,被广泛地应用于各种现代通信系统中。译码器采用修正的欧几里德算法(MEA),并在实现中使用一种新的伽罗华域乘法器,从而降低RS码编译码硬件实现的复杂度。并利用VerilogHDL语言实现了RS(255,249)码的编译码器各个模块的功能。     

基于模块划分方法的MPEG-2解码芯片可测性设计

以MPEG-2解码芯片为研究对象,采用基于模块划分方法进行可测性设计,包括边界扫描(JTAG)和内建自测试(BIST).根据MPEG-2系统结构的特点,把模块划分为存储器类型、信号不相关类型和信号相关类型.针对模块特性,设计不同的测试向量生成器,3种类型模块之间并行测试.测试结果表明,与未加入可测试设计的系统比较,固定故障覆盖率由81%提升到95.1%,而硬件开销仅为3%.     

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

A receiver aware H.264/AVC encoder for decoder complexity control in mobile applications

Due to the power limitations of mobile devices, high-quality video decoding is still a main concern, because it quickly drains battery. In this paper, an H.264/AVC receiver aware encoder has been designed that (1) takes into account all of the decoder modules of a receiver, unlike existing RAEs that only consider some of these modules and are therefore sub optimal, and (2) is independent of decoder implementations and platforms. Furthermore, a decoder complexity controller has been proposed that reduces the complexity of different decoder modules, while minimum distortion is achieved. Finally, we formulate and solve a generic RAE optimization problem, and apply this solution to control the computational resource allocation at the macroblock level of a RAE. Our experiments indicate that the proposed approach can reduce the complexity of different modules by up to 10 % with no quality degradation. In addition, the average error of the proposed complexity controller is 0.8 %, making the accuracy of the system very close to 1.     

高速Reed-Solomon解码器及其FPGA的实现

提出了一种高速流水线型Reed-Solomon(RS)解码器,该解码器在Berlekamp-Massey(BM)原理基础上加以改进后更适宜用硬件描述语言(HDL)来描述并用FPGA来实现,时序仿真表明该解码器的最高时钟频率可达30MHz。对RS解码器的总体结构作了概述,并对校正子、乘法电路及改进的BM迭代作了较为详细的叙述。最后简单介绍了Xilinx的FPGA芯片的基本结构。     

一种维特比译码器的矩阵实现方案

本文针对(2,1,l)卷积码提出一种维特比矩阵译码算法,通过引入整形、合并和动态选择等辅助模块,实现了所有环节的矩阵处理,构建出具有单一结构的并行译码器。由于只需要更改一部分模块的内部参数便可获得不同卷积码译码器,因此非常有利于分析和设计。仿真实验表明,在运算量更少的情况下,矩阵译码器可以取得接近最优的译码性能。     

MPEG-4 AAC解码器在NIOS II平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSII平台的实现方案,介绍了MPEG-4AAC-LC解码算法及各关键模块优化算法。在完成实时解码要求下,结合NIOSII平台特性,对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。