高速并行LDPC编码的FPGA实现

LDPC码具有优异的误码性能,并被很多协议采用,其中CCSDS规范就采用了LDPC码。符合CCSDS规范的LDPC码编码器的设计目的是满足卫星实际应用的需求,降低卫星信道传输的误码率。实现了8位并行LDPC码编码,并优化了矩阵信息的存储设计。在XC2V3000 FPGA实测中,8位并行编码吞吐量达到800 Mbps。     

深空通信中LDPC码编码器设计与FPGA实现

根据深空通信信道编码的要求,参照Consultative Committee for Space Data Systems(CCSDS)标准中的参数,采用了一套用于深空通信的高码率LDPC码方案[1][2].低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,因此,在(Field Programmable Gate Array,FPGA)上实现CCSDS-LDPC码编码是必要的.该文在xilinx公司的XC5vSX100芯片上实现了CCSDS深空通信标准的(1536,1024)LDPC码的串行编码,并详细介绍了编码过程.该设计可以灵活地移植应用于其他码率的CCSDS深空通信标准LDPC编译码器设计.     

高效低功耗低并行度LDPC编码方法

低密度奇偶校验码(LDPC)是最接近香农极限的纠错码之一,具有优良的性能且被国际通信标准组织广泛采纳为信道编码。CCSDS推荐使用LDPC码作为近地空间和深空探测的信道编码方案。该文提出高效,低功耗,低并行度的LDPC编码方法。该方法通过采用插0和改变循环矩阵的结构实现了对CCSDS标准中推荐的校验矩阵子矩阵大小为奇数的LDPC码的低并行度编码。通过分析编码过程,提出了只对输入信息中的1有效信息位进行编码的方案,减少了编码中移位寄存器的移位次数,大幅度地降低了编码器功耗。文中采用FPGA实现了(8176, 7154)78LDPC码的编码器,结果显示在硬件开销略有增加的情况下,编码功耗大幅度下降,编码速率接近低并行度编码方案。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码(简称LDPC码)的直接编码运算量较大、复杂度高,根据Richardson和Urbanke(RU)建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成.在Quartus Ⅱ 7.2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程.结果表明:此方案在保证高效可靠传输的同时降低了实现的复杂度.这种编码方案可灵活应用于不同的校验矩阵H,码长和码率的系统中.     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

LDPC码在深空通信中的兼容编码技术

信道编码是提高卫星通信数据传输链路可靠性的关键技术,空间数据系统咨询委员会(CCSDS)标准推荐了1组适用于深空通信的低密度奇偶校验(LDPC)码。针对卫星通信信道的不同需求,设计了1个可以实现CCSDS标准中推荐的适于深空通信的所有LDPC码编码的兼容编码器,从而节省星上硬件资源,提高星载的可靠性和可移植性。利用VHDL语言在FPGA上实现了该编码器,通过仿真验证,表明该编码器在大大节省硬件资源的同时,能够正确完成编码。     

基于CCSDS 标准的高速LDPC 译码算法

简要介绍了准循环低密度奇偶校验（LDPC）码的重要性,对CCSDS 标准定义的LDPC 码进行了深入研究。针对LDPC 码的校验矩阵具有稀疏准循环特性,对归一化最小和译码算法进行了研究,给出了部分并行译码器的结构。通过数值仿真验证了译码算法在高斯白噪声条件下的译码性能。利用现场可编程逻辑器件（FPGA）对CCSDS 标准中定义的（5120,4096）码进行了实现。     

基于DSP的LDPC码通用快速编码器设计

针对CCSDS 131.1-O-2中给出的一类适用于深空通信的准循环LDPC删余码进行研究,分析了两种常见的编码算法的复杂度,改进了"贪婪算法",并提出了一种新的矩阵压缩方法,该方法较大地降低了编码复杂度,并且适用于所有LDPC码。最后,基于TMS320C6416 DSP平台,在两种编码算法下实现了LDPC码的高速编码,最高编码速率可达100 Mbit/s。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

基于反熔丝FPGA的LDPC编码器设计

为提高在复杂空间环境下卫星数据下行传输的可靠性,研究了LDPC编码器在反熔丝FPGA的设计实现方法。比较了反熔丝FPGA相对于其它载体的优缺点,介绍了CCSDS推荐7/8码率LDPC码的编码算法,给出了编码器工作原理、实现框图和核心编码电路,仿真和测试结果证明了编码器设计的有效性。     

HIGH-PERFORMANCE SIMPLE-ENCODING GENERATOR-BASED SYSTEMATIC IRREGULAR LDPC CODES AND RESULTED PRODUCT CODES

Low-Density Parity-Check (LDPC) code is one of the most exciting topics among the coding theory community.It is of great importance in both theory and practical communications over noisy channels.The most advantage of LDPC codes is their relatively lower decoding complexity compared with turbo codes,while the disadvantage is its higher encoding complexity.In this paper,a new ap- proach is first proposed to construct high performance irregular systematic LDPC codes based on sparse generator matrix,which can significantly reduce the encoding complexity under the same de- coding complexity as that of regular or irregular LDPC codes defined by traditional sparse parity-check matrix.Then,the proposed generator-based systematic irregular LDPC codes are adopted as con- stituent block codes in rows and columns to design a new kind of product codes family,which also can be interpreted as irregular LDPC codes characterized by graph and thus decoded iteratively.Finally, the performance of the generator-based LDPC codes and the resultant product codes is investigated over an Additive White Gaussian Noise (AWGN) and also compared with the conventional LDPC codes under the same conditions of decoding complexity and channel noise.     

Construction of quasi‐cyclic low‐density parity‐check codes with low encoding complexity

Low encoding complexity is very important for quasi‐cyclic low‐density parity‐check (QC‐LDPC) codes used in wireless communication systems. In this paper, a new scheme is presented to construct QC‐LDPC codes with low encoding complexity. This scheme is called two‐stage particle swarm optimization (TS‐PSO) algorithm, in which both the threshold and girth distribution of QC‐LDPC codes are considered. The proposed scheme is composed of two stages. In the first stage, we construct a binary base matrix of QC‐LDPC code with the best threshold. The matrix is constructed by combining a binary PSO algorithm and the protograph extrinsic information transfer (PEXIT) method. In the second stage, we search an exponent matrix of the QC‐LDPC code with the best girth distribution. This exponent matrix is based on the base matrix obtained in the first stage. Consequently, the parity‐check matrix of the QC‐LDPC code with the best threshold and best girth distribution are constructed. Furthermore, bit error rate performances are compared for the QC‐LDPC codes constructed by proposed scheme, the QC‐LDPC code in 802.16e standard, and the QC‐LDPC code in Tam's study. Simulation results show that the QC‐LDPC codes proposed in this study are superior to both the 802.16e code and the Tam code on the additive white Gaussian noise (AWGN) and Rayleigh channels. Moreover, proposed scheme is easily implemented, and is flexible and effective for constructing QC‐LDPC codes with low encoding complexity. Copyright © 2012 John Wiley & Sons, Ltd.     

Efficient encoding of quasi-cyclic low-density parity-check codes

Quasi-cyclic (QC) low-density parity-check (LDPC) codes form an important subclass of LDPC codes. These codes have encoding advantage over other types of LDPC codes. This paper addresses the issue of efficient encoding of QC-LDPC codes. Two methods are presented to find the generator matrices of QC-LDPC codes in systematic-circulant (SC) form from their parity-check matrices, given in circulant form. Based on the SC form of the generator matrix of a QC-LDPC code, various types of encoding circuits using simple shift registers are devised. It is shown that the encoding complexity of a QC-LDPC code is linearly proportional to the number of parity bits of the code for serial encoding, and to the length of the code for high-speed parallel encoding.     

多信源多中继编码协作系统准循环LDPC码的联合设计与性能分析

为解决多信源多中继低密度奇偶校验(LDPC)码编码协作系统编码复杂度高、编码时延长的问题,该文引入一种特殊结构的LDPC码—基于生成矩阵的准循环LDPC码(QC-LDPC)码。该类码结合了QC-LDPC码与基于生成矩阵LDPC (G-LDPC)码的特点,可直接实现完全并行编码,极大地降低了中继节点的编码时延及编码复杂度。在此基础上,推导出对应于信源节点和中继节点采用的QC-LDPC码的联合校验矩阵,并基于最大公约数(GCD)定理联合设计该矩阵以消除其所有围长为4, 6(girth-4, girth-6)的短环。理论分析和仿真结果表明,在同等条件下该系统的误码率(BER)性能优于相应的点对点系统。仿真结果还表明,与采用显式算法构造QC-LDPC码或一般构造QC-LDPC码的协作系统相比,采用联合设计QC-LDPC码的系统均可获得更高的编码增益。     

一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

基于循环移位矩阵的LDPC码构造方法研究

论文提出了一种将矩阵分块并以单位阵的循环移位阵为基本单元构造LDPC码的校验矩阵的方法,降低了LDPC码在和积算法下的译码复杂度。同时,基于这种循环移位矩阵构造的类下三角结构可以减小编码复杂度。仿真和分析结果表明,这种LDPC码相对于随机构造的LDPC码在环长分布、最小汉明距离以及误码率性能方面也具有优越性。     

Rate-compatible low-density generator matrix codes

We propose a family of rate-compatible codes based on the concatenation of two linear codes with low-density generator matrix, which are a special class of LDPC codes with low encoding complexity. The proposed scheme is characterized by its simplicity of construction, and does not require optimization of the puncturing pattern.     

一种高效的LDPC编码器的DSP设计与实现

目前,大多数LDPC编码器采用的是FPGA实现,文中根据Richarson和Unbanke提出的有效编码算法,具体分析了基于该算法的编码器在DSPs上的设计思路,并联合考虑校验矩阵的存储与运算,给出一种高效的存储方式和矩阵向量乘法的计算方法.此外,结合DSPs的软件流水功能,对程序进行了优化,使实现编码所需的指令周期大幅减少,从而提高编码速率..