800Mbps准循环LDPC码编码器的FPGA实现

本文提出了一种准循环低密度奇偶校验码的低复杂度高速编码器结构.通过利用循环矩阵的结构特性,增加少量的硬件开销就可以提高编码器的并行度,得到一种基于并行SRAA结构的编码算法,提高了编码器的吞吐量.这种编码方法的主要优点是复杂度较低,且编码延时小.在Xilinx Virtex 4 FPGA上实现了(8176,7154)有限几何LDPC码的编码器,吞吐量达到800Mbps.     

高速并行LDPC编码的FPGA实现

LDPC码具有优异的误码性能,并被很多协议采用,其中CCSDS规范就采用了LDPC码。符合CCSDS规范的LDPC码编码器的设计目的是满足卫星实际应用的需求,降低卫星信道传输的误码率。实现了8位并行LDPC码编码,并优化了矩阵信息的存储设计。在XC2V3000 FPGA实测中,8位并行编码吞吐量达到800 Mbps。     

面向IEEE802.16e的高效LDPC编码器设计

基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。     

一种极化码MLC编码优化方案

为了降低极化码(Polar Codes)多层编码(Multilevel Coding)的实现复杂度,提出了一种改进的MLC编码实现算法。改进的算法中利用固定比特矩阵自包含特点,设计了一种使用单一编码器实现不同码率多层编码的方案,克服了算法中需要使用多个编码器的缺点,降低了系统复杂度和资源使用率。同时利用编码矩阵中BN可通过比特翻转实现的特点,提高了编码速度。理论推导和仿真结果表明改进的实现算法编译码性能与MLC算法性能一致,资源消耗更低。     

基于TMS320DM642的视频编码器的存储存取优化

简要介绍了MPEG-4视频编码器的实现原理,阐述了基于TMS320DM642视频编码的存储存取优化的思想和具体的实现方法.实验结果表明,采用此类优化后提高了视频编码的效率,并保持了较高的图像质量.     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

基于CCSDS规范LDPC码的FPGA实现

低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,但目前卫星数传系统主要采用RS+卷积级联编码,为此,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)的LDPC码编码是必要的。介绍了基于CCSDS规范的LDPC码,包括校验矩阵形式和生成矩阵形式。依据(8 176,7 154)LDPC码的矩阵结构,分析了矩阵信息的存储设计。在FPGA上实现了LDPC码串行编码,并详细介绍了编码过程。结合吞吐量的因素,实现了LDPC码并行编码。     

一种快速准规则LDPC码编码器的硬件实现

LDPC码用迭代概率译码算法能接近香农限,但编码器常具有码长二次方的复杂度。论文介绍了一种基于Q矩阵的准规则LDPC码编码器直接用H矩阵进行设计,简化了H矩阵存储量,采用半并行结构,能进行运算量为线性复杂度的快速编码。编码器在Xilinx Virtex2 XC2V1000上用Verilog语言完成了物理实现。     

IEEE 802.11n LDPC编码器的设计与实现

本文参照IEEE802.11新标准和IEEE802.11n草案4,提出了适用于IEEE802.11n OFDM系统中LDPC编码器的设计。设计充分利用了IEEE802.11n中给出的校验矩阵循环右移以及由小子块矩阵组成的特点,并且研究了其结构及运算特征,提出了有效的线性编码算法。该算法可以并行操作,有一定的通用性。验证结果表明,算法运行时间及性能指标均符合草案协议。     

基于矩阵/张量分解优化NLC算法的MC-EEG压缩

针对脑电图压缩效率问题,本文提出一种新的基于矩阵/张量分解的近无损多通道脑电图压缩算法。通过矩阵/张量分解模型对MC-EEG多路形式进行有效地相关分析,从而提出基于"有损编码加上残余编码"组成的矩阵/张量的压缩算法,对有损编码器编码分解后的残余部分进行算术编码,有效地保证了原始信号和重构信号之间的最大绝对误差。在三个不同的头皮脑电图数据集和颅内脑电图数据集上的实验验证了本文算法的有效性,实验结果表明,在同样的压缩比下,该算法比基于小波体积脑电压缩算法平均误差低了近五倍。     

一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

基于矩阵分块的LDPC码快速编码结构研究

低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。     

具有低编码复杂度准循环扩展LDPC码的构造方法

PEG(Progressive-Edge-Growth)算法是迄今为止构造性能优异的LDPC中短码的一种有效构造方法,然而直接采用该算法构造的LDPC码的编码复杂度正比于码长的平方,这是其实用化过程中的一个瓶颈。针对这一问题,提出一种具有低编码复杂度和低错误平层的准循环扩展LDPC码的构造方法。该算法在PEG算法基础上,先构造出近似下三角结构的半随机基矩阵,然后再对基矩阵进行扩展,该方法可以在不改变基矩阵的度分布比例情况下,有效消除短环。仿真结果表明,所提出的方法构造的LDPC码比原始的PEG算法构造的随机LDPC码具有更低的错误平层,而且编码复杂度更低,更易于硬件实现。     

Construction of quasi‐cyclic low‐density parity‐check codes with low encoding complexity

Low encoding complexity is very important for quasi‐cyclic low‐density parity‐check (QC‐LDPC) codes used in wireless communication systems. In this paper, a new scheme is presented to construct QC‐LDPC codes with low encoding complexity. This scheme is called two‐stage particle swarm optimization (TS‐PSO) algorithm, in which both the threshold and girth distribution of QC‐LDPC codes are considered. The proposed scheme is composed of two stages. In the first stage, we construct a binary base matrix of QC‐LDPC code with the best threshold. The matrix is constructed by combining a binary PSO algorithm and the protograph extrinsic information transfer (PEXIT) method. In the second stage, we search an exponent matrix of the QC‐LDPC code with the best girth distribution. This exponent matrix is based on the base matrix obtained in the first stage. Consequently, the parity‐check matrix of the QC‐LDPC code with the best threshold and best girth distribution are constructed. Furthermore, bit error rate performances are compared for the QC‐LDPC codes constructed by proposed scheme, the QC‐LDPC code in 802.16e standard, and the QC‐LDPC code in Tam's study. Simulation results show that the QC‐LDPC codes proposed in this study are superior to both the 802.16e code and the Tam code on the additive white Gaussian noise (AWGN) and Rayleigh channels. Moreover, proposed scheme is easily implemented, and is flexible and effective for constructing QC‐LDPC codes with low encoding complexity. Copyright © 2012 John Wiley & Sons, Ltd.     

HIGH-PERFORMANCE SIMPLE-ENCODING GENERATOR-BASED SYSTEMATIC IRREGULAR LDPC CODES AND RESULTED PRODUCT CODES

Low-Density Parity-Check (LDPC) code is one of the most exciting topics among the coding theory community.It is of great importance in both theory and practical communications over noisy channels.The most advantage of LDPC codes is their relatively lower decoding complexity compared with turbo codes,while the disadvantage is its higher encoding complexity.In this paper,a new ap- proach is first proposed to construct high performance irregular systematic LDPC codes based on sparse generator matrix,which can significantly reduce the encoding complexity under the same de- coding complexity as that of regular or irregular LDPC codes defined by traditional sparse parity-check matrix.Then,the proposed generator-based systematic irregular LDPC codes are adopted as con- stituent block codes in rows and columns to design a new kind of product codes family,which also can be interpreted as irregular LDPC codes characterized by graph and thus decoded iteratively.Finally, the performance of the generator-based LDPC codes and the resultant product codes is investigated over an Additive White Gaussian Noise (AWGN) and also compared with the conventional LDPC codes under the same conditions of decoding complexity and channel noise.     

基于循环移位矩阵的LDPC码构造方法研究

论文提出了一种将矩阵分块并以单位阵的循环移位阵为基本单元构造LDPC码的校验矩阵的方法,降低了LDPC码在和积算法下的译码复杂度。同时,基于这种循环移位矩阵构造的类下三角结构可以减小编码复杂度。仿真和分析结果表明,这种LDPC码相对于随机构造的LDPC码在环长分布、最小汉明距离以及误码率性能方面也具有优越性。     

一种高性能低复杂度的非规则LDPC码的构造方法

该文提出了一种基于置换矩阵(permutation matrix)的非规则低密度奇偶校验(LDPC)码构造方法。首先,提出了基于改进eIRA(IeIRA)算法的全局矩阵M;接着,通过对全局矩阵H进行矩阵置换,生成LDPC码的校验矩阵H;研究了校验矩H中短圈(short cycle)长度与置换矩阵循环移位系数的关系,通过选择循环移位系数,以达到改善误比特率性能的目的。仿真结果表明,该文提出的构造方法在保证线性编码复杂度的前提下,增大了码字的最小距离,减少了小停止集合(stopping set)的数量,降低了误比特率的差错平台(error floor)(达到10-9)。