一种输出格式可控的多码率LDPC编码器实现

针对我国数字电视地面广播标准(DTMB标准)中多码率LDPC码与多符号映射方式相配合的特点,使用Verilog硬件描述语言设计一种LDPC编码器.该编码器不仅同时支持三种码率LDPC码,而且可以依照标准中采用的五种不同的符号映射方式,选择最佳的码流输出格式,提高了编码器的通用性.最后在Xilinx的XC4VSX35 FPGA芯片上实现该编码器,其测试结果表明该编码器完全可以应用在DTMB发射机中.     

移动数字多媒体的原模图LDPC码设计

提出一种用于移动数字多媒体的原模图LDPC码,提出的LDPC码的编码算法可以简化编码器的硬件.在AWGN信道仿真结果表明,提出的LDPC码的性能要优于GB20600 LDPC码.     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

LDPC码构造及编译码技术研究

针对LDPC码的各技术难点进行了联合研究和分析,给出了LDPC码设计和实现的整体思路.首先对随机性构造和确定性构造这两种构造方式加以介绍,然后根据这两个码的特点介绍了相应的现有的两种编码器实现结构并进行对比:基于RU算法的编码器和准循环LDPC码编码器;在译码方面比较了两种常用的译码算法的差别并给出低复杂度高可行性的译码器实现结构;最后,给出了码长6984和8176的LDPC码的编码器及码长6984的译码器在quartus Ⅱ环境中用Stratix系列的EP1S80B956C7片FPGA实现的结果.     

基于Q矩阵准规则LDPC码半并行编码器的硬件实现

LDPC码是一种逼近香农限的线性分组码，但其编码运算量较大，常具有码长的二次方复杂度。这里介绍Q矩阵特点和利用Q矩阵构造出的准规则LDPC码不仅可以具有中等码长和码率，而且还可以直接用H矩阵进行编码器设计，使编码运算量具有线性复杂度。然后使用Q矢量，简化了H矩阵存储量，采用半并行结构，提高了编码速度。最后使用Verilog硬件描述语言，在Xilinx Virtex2．XC2V1000上完成了物理实现，为LDPC码在通信系统的硬件实现与应用提供了很好参考设计。     

基于FPGA的DVB-S2通用LDPC编码器设计与实现

研究了一种用FPGA实现DVB-S2标准的LDPC码高速通用编码器的设计方法.设计采用流水线技术和全并行结构相结合的方法,提高了编码效率.FPGA仿真结果和综合报告表明,设计的LDPC码编码器具有通用性,能够针对DVB-S2中两种码长、11种码率的LDPC码进行编码,且时钟频率达到了114 MHz,适用于DVB-S2标准.     

一种LDPC码实时编码器的设计与实现

设计并实现了一种基于TMS320C6416高性能通用DSP的LDPC码实时编码器,详细介绍了系统的实现方案和工作流程.为解决LDPC码编码复杂度大,且要保证编码的实时性问题,采用了具有较低编码复杂度的准循环LDPC码的编码结构和基于TMS320C6000的软件优化技术.仿真结果表明,该编码器可实现7Mb/s以上的信息编码速率.     

高效低功耗低并行度LDPC编码方法

低密度奇偶校验码(LDPC)是最接近香农极限的纠错码之一,具有优良的性能且被国际通信标准组织广泛采纳为信道编码。CCSDS推荐使用LDPC码作为近地空间和深空探测的信道编码方案。该文提出高效,低功耗,低并行度的LDPC编码方法。该方法通过采用插0和改变循环矩阵的结构实现了对CCSDS标准中推荐的校验矩阵子矩阵大小为奇数的LDPC码的低并行度编码。通过分析编码过程,提出了只对输入信息中的1有效信息位进行编码的方案,减少了编码中移位寄存器的移位次数,大幅度地降低了编码器功耗。文中采用FPGA实现了(8176, 7154)78LDPC码的编码器,结果显示在硬件开销略有增加的情况下,编码功耗大幅度下降,编码速率接近低并行度编码方案。     

GB20600标准的LDPC码的改进

尽管LDPC码已经被GB20600标准采纳作为信道编码,与其它LDPC码相比,在同样码长和码率的情况下,GB20600 LDPC码误码率性能并非最佳;GB20600标准的LDPC码的码长达7493,存在编码复杂性问题,但是GB20600 LDPC码未采用基于校验矩阵的快速算法,这给GB20600 LDPC编解码器的硬件实现带来较大的困难。本文在现有GB20600 LDPC码的设计框架下,对GB20600中LDPC码的校验矩阵进行了修改,在此基础上提出一种有效的LDPC码的快速迭代算法,使编解码器的硬件易于实现。改进后的LDPC码的编码算法具有较低的实现复杂度。仿真结果表明,改进后的LDPC码的误包率性能优于现GB20600中LDPC码的误包率性能。      

基于矩阵分块的LDPC码快速编码结构研究

低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。     

光通信系统中LDPC码的构造及其编译码算法分析

针对低密度奇偶校验（LDPC）码的相关理论和LDPC码自身特性以及光通信系统具有低噪声、高信噪比的传输特点进行分析后,提出了光通信系统中LDPC码型的构造方法,这为光通信系统中LDPC码型的构造和仿真分析奠定了基础。并对光通信系统中LDPC码的编译码算法进行了深入分析与研究,得到一些有利于降低其编译码算法复杂度的重要结论,这有助于降低其编译码器的设计与实现复杂度。     

Euclidean Geometry LDPC-VBLAST System Design and Performance Evaluation

Among popular multi-transmit and multi-receive antennas techniques, the VBLAST (Vertical Bell Laboratories Layered Space-Time) architecture has been shown to be a good solution for wireless communications applications that require the transmission of data at high rates. Recently, the application of efficient error correction coding schemes such as low density parity-check (LDPC) codes to systems with multi-transmit and multi-receive antennas has shown to significantly improve bit error rate performance. Although irregular LDPC codes with non-structure are quite popular due to the ease of constructing the parity check matrices and their very good error rate performance, the complexity of the encoder is high. Simple implementation of both encoder and decoder can be an asset in wireless communications applications. In this paper, we study the application of Euclidean geometry LDPC codes to the VBLAST system. We assess system performance using different code parameters and different numbers of antennas via Monte-Carlo simulation and show that the combination of Euclidean geometry LDPC codes and VBLAST can significantly improve bit error rate performance. We also show that interleaving data is necessary to improve performance of LDPC codes when a higher number of antennas is, used in order to mitigate the effect of error propagation. The simplicity of the implementation of both encoder and decoder makes Euclidean geometry LDPC codes with VBLAST system attractive and suitable for practical applications.     

Block-LDPC: a practical LDPC coding system design approach

This paper presents a joint low-density parity-check (LDPC) code-encoder-decoder design approach, called Block-LDPC, for practical LDPC coding system implementations. The key idea is to construct LDPC codes subject to certain hardware-oriented constraints that ensure the effective encoder and decoder hardware implementations. We develop a set of hardware-oriented constraints, subject to which a semi-random approach is used to construct Block-LDPC codes with good error-correcting performance. Correspondingly, we develop an efficient encoding strategy and a pipelined partially parallel Block-LDPC encoder architecture, and a partially parallel Block-LDPC decoder architecture. We present the estimation of Block-LDPC coding system implementation key metrics including the throughput and hardware complexity for both encoder and decoder. The good error-correcting performance of Block-LDPC codes has been demonstrated through computer simulations. With the effective encoder/decoder design and good error-correcting performance, Block-LDPC provides a promising vehicle for real-life LDPC coding system implementations.     

An Encoder with Speed over 40Gbps for RC LDPC Codes with Rates Up to 0.96

We propose a class of Rate-compatible (RC) Low-density parity-check (LDPC) codes with a very wide range of code rates.To widen the range of rates,we have developed an optimal transmission scheme to push the upper bound of code rates to 0.96.Characterized by a parity check matrix in a dual-diagonal form,the proposed RC LDPC code can be encoded in linear time.Constructed from shifted identity sub-matrices,the proposed codes are particularly well-suited for the high-speed implementation of parallel encoders.Furthermore,the encoder can be implemented efficiently with several left circular shifters and XOR gates.To maximize the encoding speed,we have proposed a q-parallel encoder architecture,where q is the size of each sub-matrix.The implementation results into Field programmable gate array (FPGA) devices indicate that a 72-parallel encoder for the proposed RC LDPC code with a code rate from 0.5 to 0.96 is capable of reaching a speed of 42 Gigabits per second (Gbps) using a clock frequency of 300MHz.     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

LU分解法的LDPC码编码器的FPGA实现

针对校验矩阵不具备准循环结构的1类低密度奇偶校验(low density parity check,LDPC)码,采用改进的LU分解法,设计了1种低复杂度的LDPC码编码器。通过运用流水线技术与乒乓缓存技术,显著降低了存储资源的消耗,提升了吞吐率。同时,该编码器适用于所有校验矩阵能进行LU分解的LDPC码,具有良好的应用价值。