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针对CCSDS 131.1-O-2中给出的一类适用于深空通信的准循环LDPC删余码进行研究,分析了两种常见的编码算法的复杂度,改进了"贪婪算法",并提出了一种新的矩阵压缩方法,该方法较大地降低了编码复杂度,并且适用于所有LDPC码。最后,基于TMS320C6416 DSP平台,在两种编码算法下实现了LDPC码的高速编码,最高编码速率可达100 Mbit/s。 相似文献
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LDPC码是一种系统复杂度低的线性纠错码,其实用化受到了业界的广泛关注。文章概述了LDPC码的基本编码原理,从硬件实现角度概括了LDPC码编码器五种硬件实现方法并对其进行分析,最后指出LDPC码编码器的硬件实现及其发展趋势。 相似文献
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随机LDPC码的编码相当复杂,相对随机LDPC码而言准循环LDPC码具有编码复杂度低的特点,它可以用移位寄存器来实现线性复杂度的编码器.LDPC码通常采用Tanner图上的和积算法进行迭代译码.对于无圈的Tanner图,即girth为无穷大的Tanner图,和积译码是一种最优译码算法.本文提出了一种基于行列约束的LDPC码代数构造方法,这种构造方法可以构造出一类二元的准循环LDPC码,它的girth不小于6.仿真结果表明,构造出来的LDPC码在AWGN信道下采用和积迭代译码就误块率与误码率等方面的性能可与标准码相当. 相似文献
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一种快速准规则LDPC码编码器的硬件实现 总被引:1,自引:0,他引:1
LDPC码用迭代概率译码算法能接近香农限,但编码器常具有码长二次方的复杂度。论文介绍了一种基于Q矩阵的准规则LDPC码编码器直接用H矩阵进行设计,简化了H矩阵存储量,采用半并行结构,能进行运算量为线性复杂度的快速编码。编码器在Xilinx Virtex2 XC2V1000上用Verilog语言完成了物理实现。 相似文献
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针对低密度奇偶校验码(简称LDPC码)的直接编码运算量较大、复杂度高,根据Richardson和Urbanke(RU)建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成.在Quartus Ⅱ 7.2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程.结果表明:此方案在保证高效可靠传输的同时降低了实现的复杂度.这种编码方案可灵活应用于不同的校验矩阵H,码长和码率的系统中. 相似文献
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针对LDPC码的各技术难点进行了联合研究和分析,给出了LDPC码设计和实现的整体思路.首先对随机性构造和确定性构造这两种构造方式加以介绍,然后根据这两个码的特点介绍了相应的现有的两种编码器实现结构并进行对比:基于RU算法的编码器和准循环LDPC码编码器;在译码方面比较了两种常用的译码算法的差别并给出低复杂度高可行性的译码器实现结构;最后,给出了码长6984和8176的LDPC码的编码器及码长6984的译码器在quartus Ⅱ环境中用Stratix系列的EP1S80B956C7片FPGA实现的结果. 相似文献
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基于TMS320DM642和H.264的网络视频监控系统设计 总被引:1,自引:0,他引:1
文中给出了一种基于TMS320DM642和H.264的网络视频监控系统的设计方案,并对其主要硬件TMS320DM642和H.264编码器进行了详细描述,论述了编码器优化的基础上,同时给出了H.264编码码流的网络传输方法。实验结果证明,利用这个方案所设计的硬件平台和软件,可以实现H.264编码码流的网络实时传输。 相似文献
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比较了H264的几种开源代码的优缺点,选择X264算法。由于X264算法需要经过向DSP上的移植和优化才能满足实时处理的要求,选用TMS320DM6446作为硬件平台,完成了X264编码器向TMS320DM6446的移植和优化,优化主要包括编码器选项、运动估计算法、EDMA以及内联函数等方面的优化。实验结果表明,在保证视频质量的前提下,编码效率明显提高,基本达到CIF格式序列的实时编码要求。 相似文献
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尽管LDPC码已经被GB20600标准采纳作为信道编码,与其它LDPC码相比,在同样码长和码率的情况下,GB20600 LDPC码误码率性能并非最佳;GB20600标准的LDPC码的码长达7493,存在编码复杂性问题,但是GB20600 LDPC码未采用基于校验矩阵的快速算法,这给GB20600 LDPC编解码器的硬件实现带来较大的困难。本文在现有GB20600 LDPC码的设计框架下,对GB20600中LDPC码的校验矩阵进行了修改,在此基础上提出一种有效的LDPC码的快速迭代算法,使编解码器的硬件易于实现。改进后的LDPC码的编码算法具有较低的实现复杂度。仿真结果表明,改进后的LDPC码的误包率性能优于现GB20600中LDPC码的误包率性能。 相似文献
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本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率. 相似文献
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低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。 相似文献
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针对嵌入式视频编码的实时性问题,给出了MPEG-2视频压缩算法在TMS320C6416DSP上的优化方法,包括基于EDMA的双缓存设计、线性汇编改写以及对量化计算的改进等.测试结果显示,经过优化后的视频压缩速度得到显著提高,压缩D1视频的速度达到43fps左右,满足实时应用需求. 相似文献
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Hao Zhong Tong Zhang 《IEEE transactions on circuits and systems. I, Regular papers》2005,52(4):766-775
This paper presents a joint low-density parity-check (LDPC) code-encoder-decoder design approach, called Block-LDPC, for practical LDPC coding system implementations. The key idea is to construct LDPC codes subject to certain hardware-oriented constraints that ensure the effective encoder and decoder hardware implementations. We develop a set of hardware-oriented constraints, subject to which a semi-random approach is used to construct Block-LDPC codes with good error-correcting performance. Correspondingly, we develop an efficient encoding strategy and a pipelined partially parallel Block-LDPC encoder architecture, and a partially parallel Block-LDPC decoder architecture. We present the estimation of Block-LDPC coding system implementation key metrics including the throughput and hardware complexity for both encoder and decoder. The good error-correcting performance of Block-LDPC codes has been demonstrated through computer simulations. With the effective encoder/decoder design and good error-correcting performance, Block-LDPC provides a promising vehicle for real-life LDPC coding system implementations. 相似文献