一种低码率的LDPC码在LTE-A中的性能研究

本文通过分析LTE-Advanced系统中准循环LDPC码校验矩阵的构造方法,在不改变母码矩阵的基础上,采用一种灵活的扩展方法,构造了一种低码率的LDPC码。采用一种很实用的编码算法和差分译码算法,在MATLAB仿真平台下,比较了这种LDPC码和Turbo码的性能。结果表明：在短码情况下,这种LDPC码在低信噪比下性能略低于Turbo码,但随着信噪比的增加,LDPC码性能优于Turbo码;在长码情况下,LDPC码的性能明显优于Turbo码。为LTE-Advanced系统的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

移动数字多媒体的原模图LDPC码设计

提出一种用于移动数字多媒体的原模图LDPC码,提出的LDPC码的编码算法可以简化编码器的硬件.在AWGN信道仿真结果表明,提出的LDPC码的性能要优于GB20600 LDPC码.     

一种可快速编码的QC-LDPC码构造新方法

为解决LDPC码的编码复杂度问题,使其更易于硬件实现,提出了一种可快速编码的准循环LDPC码构造方法。该方法以基于循环置换矩阵的准循环LDPC码为基础,通过适当的打孔和行置换操作,使构造码的校验矩阵具有准双对角线结构,可利用校验矩阵直接进行快速编码,有效降低了LDPC码的编码复杂度。仿真结果表明,与IEEE 802.16e中的LDPC码相比,新方法构造的LDPC码在低编码复杂度的基础上获得了更好的纠错性能。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

LDPC码的有效编码算法研究

LDPC码编码结构中短环的存在，导致译码时的重复迭代，降低了译码性能。介绍了一种编码算法，该算法先通过Richardson和Urbanke提出的Efficient编码算法对LDPC码的校验矩阵优化，然后再主要研究其二分图中长度为4的短环，提出了一种校验矩阵H的消4-环算法。最终实现了降低编码的复杂度的同时，译码效率也得到提高。     

基于LU分解的LDPC编码改进算法研究

为了使低密度奇偶校验码(Low Density Parity-check Code,LDPC)的校验矩阵H满足系统码的形式,同时降低校验矩阵的复杂度,减少编码时的存储空间,提出改进的优化准则,设计一种基于LU分解的算法。通过用全主元策略对校验矩阵进行高斯消元、行列交换等调整,使之具有系统码的形式,分解后得到的矩阵具有更好的稀疏性,从而可以进一步简化编码设计、减小存储空间占用和降低计算复杂度。所采用的算法与校验矩阵的构造无关,对性能无影响,且利于硬件实现,具有较好的应用前景。     

一种基于DVB-S2标准的LDPC缩短码

提出一种基于DVB-S2标准的LDPC缩短码,该码直接采用DVB-S2标准LDPC码的校验矩阵参数和编码算法,所提出的基于DVB-S2标准的LDPC缩短码无4环,具有良好的误码率性能,适用于移动数字电视系统.     

有限长不规则LDPC码的构造和编码的优化

该文分析了影响有限长低密度校验（LDPC）码性能的主要因素,在此基础上从度分布参数的优选为起点,结合改进的循序边增长（PEG）算法构造出初步的校验矩阵,提出一种实用的编码优化算法对该校验矩阵进一步优化,最终得到错误平底低且编码复杂度准线性的有限长不规则LDPC码。该优化方法可以容易地推广到一般的信道条件下。     

一种快速编码的半随机LDPC码构造研究

低密度奇偶校验码(LDPC码)具有逼近Shannon限的优异纠错性能,在信道编码领域的应用越来越广泛,但是LDPC码的编码复杂性一直是制约其普遍应用的突出问题。奇偶校验矩阵的结构则直接决定着LDPC码的编码复杂度和译码性能。提出一种准双对角线结构的半随机LDPC码奇偶校验矩阵的构造方法,它具有IEEE 802.16e标准LDPC码的优异纠错性能和低编码复杂度,同时在码率、码长、基础校验矩阵和扩展因子等设计方面更具灵活性,能更好地适应工程实践的需要。采用这种构造方法,以(16 384,8 192)LDPC码为例进行快速迭代编码,能够获得优异的译码性能,可以用于实现高速率低复杂度的LDPC译码器设计。     

Layered Approx-Regular LDPC: Code Construction and Encoder/Decoder Design

Layered approximately regular (LAR) low-density parity-check (LDPC) codes are proposed, with which one single pair of encoder and decoder support various code lengths and code rates. The parity check matrices of LAR-LDPC codes have a "layer-block-cell" structure with some additional constraints. An encoder architecture is then designed for LAR-LDPC codes, by making two improvements to the Richardson-Urbanke approach: the forward substitution operation is entirely removed and the dense-matrix-vector multiplication is handled using feedback shift-registers. A partially parallel decoder architecture is also designed for LAR-LDPC codes, where a layered modified min-sum decoding algorithm is used to trade off among complexity, speed, and performance. More importantly, the interconnection network, which is inevitable for partially parallel decoders, has much lower hardware complexity compared with that for general LDPC codes. Both the encoder and decoder architectures are highly flexible in code length and code rate.     

LDPC码编码器实现方法

LDPC码是一种系统复杂度低的线性纠错码,其实用化受到了业界的广泛关注。文章概述了LDPC码的基本编码原理,从硬件实现角度概括了LDPC码编码器五种硬件实现方法并对其进行分析,最后指出LDPC码编码器的硬件实现及其发展趋势。     

具有低编码复杂度准循环扩展LDPC码的构造方法

PEG(Progressive-Edge-Growth)算法是迄今为止构造性能优异的LDPC中短码的一种有效构造方法,然而直接采用该算法构造的LDPC码的编码复杂度正比于码长的平方,这是其实用化过程中的一个瓶颈。针对这一问题,提出一种具有低编码复杂度和低错误平层的准循环扩展LDPC码的构造方法。该算法在PEG算法基础上,先构造出近似下三角结构的半随机基矩阵,然后再对基矩阵进行扩展,该方法可以在不改变基矩阵的度分布比例情况下,有效消除短环。仿真结果表明,所提出的方法构造的LDPC码比原始的PEG算法构造的随机LDPC码具有更低的错误平层,而且编码复杂度更低,更易于硬件实现。     

光通信系统中LDPC码的构造及其编译码算法分析

针对低密度奇偶校验（LDPC）码的相关理论和LDPC码自身特性以及光通信系统具有低噪声、高信噪比的传输特点进行分析后,提出了光通信系统中LDPC码型的构造方法,这为光通信系统中LDPC码型的构造和仿真分析奠定了基础。并对光通信系统中LDPC码的编译码算法进行了深入分析与研究,得到一些有利于降低其编译码算法复杂度的重要结论,这有助于降低其编译码器的设计与实现复杂度。     

基于矩阵分块的LDPC码快速编码结构研究

低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。     

Block-LDPC: a practical LDPC coding system design approach

This paper presents a joint low-density parity-check (LDPC) code-encoder-decoder design approach, called Block-LDPC, for practical LDPC coding system implementations. The key idea is to construct LDPC codes subject to certain hardware-oriented constraints that ensure the effective encoder and decoder hardware implementations. We develop a set of hardware-oriented constraints, subject to which a semi-random approach is used to construct Block-LDPC codes with good error-correcting performance. Correspondingly, we develop an efficient encoding strategy and a pipelined partially parallel Block-LDPC encoder architecture, and a partially parallel Block-LDPC decoder architecture. We present the estimation of Block-LDPC coding system implementation key metrics including the throughput and hardware complexity for both encoder and decoder. The good error-correcting performance of Block-LDPC codes has been demonstrated through computer simulations. With the effective encoder/decoder design and good error-correcting performance, Block-LDPC provides a promising vehicle for real-life LDPC coding system implementations.     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

有限长不规则LDPC码的构造和编码的优化

该文分析了影响有限长低密度校验(LDPC)码性能的主要因素,在此基础上从度分布参数的优选为起点,结合改进的循序边增长(PEG)算法构造出初步的校验矩阵,提出一种实用的编码优化算法对该校验矩阵进一步优化,最终得到错误平底低且编码复杂度准线性的有限长不规则LDPC码。该优化方法可以容易地推广到一般的信道条件下。     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.